[发明专利]一种基于忆阻实现的表决器电路

权利要求书

1.一种基于忆阻实现的表决器电路，其特征在于，包括票数统计电路、数值比较电路、与门组合电路和或门组合电路，票数统计电路的输入端与输入信号相连接，票数统计电路的输出端与数值比较电路的输入端相连接，数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接，或门组合电路与与门组合电路相连接，或门组合电路输出两个输出信号，与门组合电路输出一个输出信号；

所述票数统计电路包括一级全加电路、二级全加电路和三级全加电路；所述一级全加电路包括四个一级全加器，四个一级全加器的两个输入端分别与输入信号相连接，四个一级全加器的低进位C端均接地；所述二级全加电路包括四个二级全加器，二级全加器的输入端与一级全加电路输出端相连接；所述三级全加电路包括三个三级全加器，三级全加器的输入端与二级全加器的输出端相连接，三级全加器的输出端与数值比较电路相连接。

2.根据权利要求1所述的基于忆阻实现的表决器电路，其特征在于，所述输入信号包括输入端I₁-I₈，输入端I₁-I₈的变量为逻辑“1”即“5V”时，表示表决者“赞成”；输入端I₁-I₈的变量为“0”即“0V”时，表示表决者“不赞成”。

3.根据权利要求1所述的基于忆阻实现的表决器电路，其特征在于，所述一级全加器包括全加器F₁-F₄，全加器F₁-F₄的两个输入端依次与输入信号的8个输入端相连接，全加器F₁-F₄的低进位C端均接地；所述二级全加器包括全加器F₅-F₈，全加器F₅的两个输入端分别与全加器F₁和全加器F₂的高进位C₁输出端相连接，全加器F₅的低进位C端与全加器F₆的高进位C₁输出端相连接，全加器F₆的两个输入端分别与全加器F₁和全加器F₂的S输出端相连接，全加器F₆的低进位C端接地；全加器F₇的两个输入端分别与全加器F₃和全加器F₄的高进位C₁输出端相连接，全加器F₇的低进位C端与全加器F₈的高进位C₁输出端相连接，全加器F₈的两个输入端分别与全加器F₃和全加器F₄的S输出端相连接，全加器F₈的低进位C端接地；所述三级全加电路包括全加器F₉-F₁₁，全加器F₉的两个输入端分别与全加器F₅和全加器F₇的高进位C₁输出端相连接，全加器F₉的低进位C端与全加器F₁₀的高进位C₁输出端相连接，全加器F₁₀的两个输入端分别与全加器F₅和全加器F₇的S输出端相连接，全加器F₁₀的低进位C端与全加器F₁₁的高进位C₁输出端相连接，全加器F₁₁的两个输入端分别与全加器F₆和全加器F₈的S输出端相连接，全加器F₁₀的低进位C端接地。