[发明专利]一种面向物联网领域的动态可重构卷积神经网络加速器架构

说明书

本发明一种面向物联网领域的动态可重构卷积神经网络加速器架构，包括缓存架构等，缓存架构用于存储来自储外部存储器的数据或者计算过程中产生的数据，将其组织、排列后，以数据结构传送到处理单元阵列中进行计算；处理单元阵列用于接收来自缓存架构的数据，进行卷积操作处理后存储在缓存架构中；计算模块用于接收来自处理单元阵列的数据，选择进行池化、标准化、或者激活函数三种操作，并将输出数据存储在缓存架构中；控制器用于向缓存架构、处理单元阵列和计算模块发送命令，并设计有外部接口，用于和外部系统进行通信。本发明通过设计高并行度、高利用率的处理单元阵列以及可提升数据复用率的缓存架构提高卷积神经网络加速器的性能，降低功耗。

技术领域

本发明属于神经网络加速器领域，尤其涉及一种面向物联网领域的动态可重构卷积神经网络加速器架构。

背景技术

人工智能是目前热门的计算机科学之一，作为实现人工智能的主要方式，深度学习也得到了深远的发展，随着网络层数和每层神经元个数的增加，模型的计算复杂度会随着网络规模增大以指数增长。所以深度学习算法的学习速度和运行速度瓶颈越来越依赖于云计算等大规模计算平台。对于深度学习算法的硬件加速，目前通常有三类实现方式——多核CPU、GPU和FPGA，它们的共同特点是可以实现高并行度的计算。然而，现有的硬件实现方式功耗较高，还存在着能量效率(性能/功耗)较低的问题，并不能应用在智能移动终端上，例如智能手机、可穿戴设备或者是自动驾驶汽车等。在此背景下，可重构处理器已经被证明是一种兼具高灵活性和高能量效率的并行计算架构形式，它的优势在于可以根据不同的模型大小来选择合适的资源配置策略，扩大专用处理器使用范围的同时提高处理性能，是多核CPU和FPGA技术进一步发展受到限制的解决途径之一，有可能成为未来实现高效能深度学习SoC的方案之一。

卷积神经网络加速器首先要满足可重构，可配置的要求，支持算法层面上网络结构的不断演进，满足丰富多样的应用场景；其次要满足高性能、低能耗的要求，需要克存储带宽限制，充分利用硬件资源。

发明内容

本发明的目的在于提供一种面向物联网领域的动态可重构卷积神经网络加速器架构，其通过设计高并行度、高利用率的处理单元阵列以及可提升数据复用率的缓存架构提高卷积神经网络加速器的性能，降低功耗，同时设计具有一定的可配置性，可适用于多种应用场景。

本发明采用如下技术方案来实现的：

一种面向物联网领域的动态可重构卷积神经网络加速器架构，包括缓存架构、处理单元阵列、计算模块和控制器；其中，

缓存架构用于存储来自储外部存储器的数据或者计算过程中产生的数据，将其组织、排列后，以预设的数据结构传送到处理单元阵列中进行计算；处理单元阵列用于接收来自缓存架构的数据，进行卷积操作处理后存储在缓存架构中；计算模块用于接收来自处理单元阵列的数据，选择进行池化、标准化、或者激活函数三种操作，并将输出数据存储在缓存架构中；控制器用于向缓存架构、处理单元阵列和计算模块发送命令，并设计有外部接口，用于和外部系统进行通信。

本发明进一步的改进在于，缓存架构由输入数据缓存、卷积核缓存和输出数据缓存组成；控制器的输出端与输入数据缓存的输入端、卷积核缓存的输入端和输出数据缓存的输入端连接，输入数据缓存的输出端和卷积核缓存的输出端与处理单元阵列的输入端连接，处理单元阵列的输出端与计算模块的输入端连接，计算模块的输出端与输出数据缓存的输入端连接；

输入数据缓存用于接收多输入通道的输入图像数据，并同时将多个输入通道的数据传送至处理单元阵列进行运算；卷积核数据缓存用于接收多输入通道的卷积核数据，并同时将多个输入通道的数据传送至处理单元阵列进行运算；输出数据缓存用于存储来自计算模块或者处理单元阵列中产生的中间数据，并且将数据通过控制器传送至外部系统。

本发明进一步的改进在于，处理单元阵列由20个处理单元组成，每个处理单元均由输入数据转换模块、卷积核转换模块、乘法器、输出数据转换模块和通道累加模块组成；