[发明专利]一种基于S盒优化的AES算法硬件电路实现方法在审
| 申请号： | 201810974662.7 | 申请日： | 2018-08-24 |
| 公开（公告）号： | CN109274482A | 公开（公告）日： | 2019-01-25 |
| 发明（设计）人： | 杨家昌;熊晓明;陈晓斌 | 申请（专利权）人： | 广东工业大学;佛山芯珠微电子有限公司 |
| 主分类号： | H04L9/06 | 分类号： | H04L9/06 |
| 代理公司： | 广州粤高专利商标代理有限公司 44102 | 代理人： | 林丽明 |
| 地址： | 510006 广东*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 优化 硬件电路实现 设计优化 字节替换 降阶 加密/解密数据 硬件资源开销 解密算法 矩阵分解 运算单元 运算顺序 合并 变换层 复合域 轮函数 混淆 共享 | ||
本发明涉及了一种基于S盒优化的AES算法硬件电路实现方法，包括：调整AES解密算法中轮函数的运算顺序、采用复合域降阶结合费马小定理的方式对AES算法字节替换层S盒设计优化、AES字节替换层S盒与逆S盒的合并及优化、通过矩阵分解对列混淆变换层优化。本发明调整优化后，组成了一条新的加密/解密数据通路，共享部分资源，降低了硬件资源开销，同时采用有限域降阶方法设计优化合并S盒运算单元，大大降低了硬件面积。
技术领域
本发明涉及AES加解密技术领域，更具体地，涉及一种基于S盒优化的AES算法硬件电路实现方法。
背景技术
高级加密标准(AES)是目前使用最为广泛的一种对称密码。尽管AES名称中的术语“标准”仅仅是对美国政府应用而言，但有些商业系统也强制使用AES分组密码。
S盒是AES算法中唯一的非线性元素，是轮函数运算的核心，也是密钥扩展算法的重要组成部分。在目前的ASIC和FPGA的AES硬件实现中，便是使用LUT的方式来实现S盒，例如使用一个256×1Byte的ROM。尽管利用现在的综合工具很容易实现一个基于LUT的S盒，但它却需要以大面积为代价，所以不是一种经济的方法。S盒的硬件实现面积较大，缺乏经济效益。
发明内容
本发明为解决基于LUT的S盒设计面积大的缺点，提供一种基于S盒优化的AES算法硬件电路实现方法。
一种基于S盒优化的AES算法硬件实现方法，具体包括如下步骤：
S1：调整AES解密算法中轮函数的运算顺序；
S2：采用复合域降阶结合费马小定理的方式对AES算法字节替换层S盒设
计优化；
S3：AES字节替换层S盒与逆S盒的合并及优化；
S4：通过矩阵分解对列混淆变换层优化。
其中，步骤S1中解密算法中是将逆行位移与逆S盒调换顺序，将密钥加与列混淆调换顺序。
进一步地，采用复合域降阶结合费马小定理的方式对AES算法字节替换层S盒设计优化，步骤S2包括:
S2.1将有限域GF(28)上的求逆转化为复合域GF((24)2)上的求逆，具体为：
S2.1.1选取一个模多项式P(x)＝x2+x+λ，多项式中P(x)的系数，常数λ均是域GF(24)上的元素；
S2.1.2使用域GF(24)中的多项式a(x)来表示有限GF(28)中的元素a，表达式记为：a(x)＝ahx+al，其中ah,al∈GF(24)，ah,al分别表示字节a的高4位和低4位；
S2.1.3将域GF(28)上的元素a的逆记为a’，则在域GF(24)上ah，al相应的逆元素记为ah’和al’，可以得到：
(ahx+al)·(ah’x+al’)＝0x+1
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