[发明专利]一种升压时钟发生电路

说明书

本发明揭示了一种升压时钟发生电路，其特征在于该电路由充放电单元、电平转换单元和数字调制单元互联构成，其中主要由普通MOS管相接构成的电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，并由电平转换单元和数字调制单元进行升压处理，而且数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。应用本发明的升压时钟发生电路，能够实现低压时钟向高压时钟转换的功能，避免了使用高压MOS管及其寄生电容对抓换效率的影响，同时消除了额外静态电流消耗，优化了电路的整体能耗。

技术领域

本发明涉及一种信号转换电路，尤其涉及一种适用于应用系统共模电源低压转高压的时钟信号发生电路。

背景技术

随着电子应用科技的日新月异，作为硬件基础的顺势发展，其中微电子方面也在不断层出的技术问题中不断突破、发展。在诸多应用系统的微电子设计中，虽然绝大部分电路设计中所用到的时序信号为低电压信号，也就是说常规的信号摆幅在5V以下。然而随着应用系统的功能多样化，一味低电压脉冲的时钟信号无法满足部分高电压驱动的信号要求，为此在此类功能系统的电路设计中需要引入将电压提升的时钟信号发生电路。

现有部分设计者确实提出了一些相关的电路设计，但无可避免地都使用到了高压MOS管或LDMOS管，以满足耐高压、实现功率控制等方面的要求。经深入分析研究，这种设计方式的时钟发生电路也存在着诸多的缺陷与不足：首先高压MOS管由于本身寄生电容的存在，在充放电过程中极大地限制了转换效率，整体工艺敏感性强、难度大；再者电路复杂，造成实际功耗始终保持在较高的水准，难以低耗化。

发明内容

鉴于上述现有技术对时钟信号升压方面的不足，本发明的目的旨在提出一种升压时钟发生电路，以求满足时钟信号的适配需求。

本发明实现上述目的的技术解决方案是，一种升压时钟发生电路，其特征在于：所述电路由充放电单元、电平转换单元和数字调制单元互联构成，其中所述电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。

进一步地，所述电平转换单元为由PMOS管PM0、PM1、PM2、PM3，NMOS管NM1、NM2和偏置电流I_bias构成的边沿触发式电平转换电路，其中PM2、PM1、PM0的共源极和NM1、NM2的共漏极接入VDDH，PM2的漏极、PM3的源极与PM2、PM1、PM0的共栅极相接，偏置电流I_bias的正向端、PM3的漏极与PM3、NM1、NM2的共栅极相接，偏置电流I_bias的负向端接地，NM1的源极和PM1的漏极相接于节点A，且节点A分别与充放电单元和数字调制单元的各自一路相接，NM2的源极和PM0的漏极相接于节点B，且节点B分别与充放电单元和数字调制单元的各自另一路相接。

更进一步地，所述充放电单元由两个电容C1、C2构成，其中电容C1的一端与充放电单元接收低压时钟信号的CK1端相接，电容C1的另一端接入节点A，电容C2的一端与充放电单元接收低压时钟信号的CK2端相接，电容C2的另一端接入节点B。

更进一步地，所述数字调制单元为由第一与门、第二与门和四个非门相接构成，其中第一与门的第一输入端接入节点B，第一与门的第二输入端接入第二与门的输出端，第一与门的输出端串接两个非门成为输出端PH1，第二与门的第一输入端接入节点A，第二与门的第二输入端接入第一与门的输出端，第二与门的输出端串接两个非门成为输出端PH1B。

进一步地，所述低压时钟信号具有0~aV的摆幅，a的取值介于1~5之间，所述高压时钟信号具有b~cV的摆幅，且c-b=a，b的取值介于60~110之间。

应用本发明的升压时钟发生电路，具备突出的实质性特点和显著的进步性：该新构的电路能够实现低压时钟向高压时钟转换的功能，避免了使用高压MOS管及其寄生电容对抓换效率的影响，同时消除了额外静态电流消耗，优化了电路的整体能耗。