[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含：存储器串(NS)，包含第1选择晶体管(ST1)、与第1选择晶体管邻接的第1晶体管(MTDD0a)、存储单元晶体管(MT)、以及第2选择晶体管(ST2)；第1及第2选择栅极线(SGD及SGS)；第1字线(DD0)；第2字线(WL)；行解码器(11)；温度传感器；以及控制电路(14)。控制电路在删除动作中，在温度传感器的测定温度(Tmoni)为第1温度(Ts)以上的情况下，选择对第1字线(DD0)施加第1电压(VERA_DDH)的第1模式，在测定温度(Tmoni)小于第1温度(Ts)的情况下，选择对第1字线(DD0)施加第2电压(VERA_DDL)的第2模式。

[相关申请]

本申请享有以日本专利申请2018-49857号(申请日：2018年3月16日)作为基础申请案的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置包含：存储器串，包含第1选择晶体管、与第1选择晶体管邻接且与第1选择晶体管串联连接的第1晶体管、与第1晶体管串联连接的存储单元晶体管、以及与存储单元晶体管串联连接的第2选择晶体管；第1及第2选择栅极线，分别连接于第1及第2选择晶体管的栅极；第1字线，连接于第1晶体管的栅极；第2字线，连接于存储单元晶体管的栅极；行解码器，对第1及第2选择栅极线以及第1及第2字线施加电压；温度传感器；以及控制电路，控制删除动作。控制电路在删除动作中，在温度传感器的测定温度为第1温度以上的情况下，选择对第1字线施加第1电压的第1模式，在温度传感器的测定温度小于第1温度的情况下，选择对第1字线施加比第1电压低的第2电压的第2模式。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置具备的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置的删除动作的流程图。

图5是表示第1实施方式的半导体存储装置的删除脉冲施加动作时的各配线的电压的时序图。

图6是表示删除动作、写入动作、读取动作、及读取动作后的待机期间的存储柱中的电荷与电洞的行为的一例的图。

图7是表示读取动作时的字线WL及NAND串NS的信道电位的一例的图。

图8是在不同温度环境下在相同电压条件下反复执行写入/删除动作时的虚拟存储单元晶体管及选择晶体管的阈值分布图。

图9是第2实施方式的半导体存储装置的删除动作的流程图。

图10是表示第2实施方式的半导体存储装置的DD0程序动作时的各配线的电压的时序图。

图11是表示第3实施方式的半导体存储装置的读取动作时的各配线的电压的时序图。

图12是表示在读取动作中使字线及虚拟字线的电压下降的时序与信道电位的下冲的关系的图。

图13是连续执行第4实施方式的半导体存储装置的程序验证动作与程序动作时的时序图。

具体实施方式