[发明专利]数据包传输装置及系统

说明书

一种数据包传输装置及系统，数据包传输装置包括：CPU；数据包传输加速器，适于提供输入接口和输出接口，所述输入接口接收发送设备发送的数据包的数据包描述符，所述输出接口输出所述数据包描述符至接收设备，以供所述接收设备根据所述数据包描述符获取所述数据包，所述发送设备和所述接收设备选自输入输出设备和所述CPU。本发明技术方案可以降低CPU的负载，提升CPU的性能。

技术领域

本发明涉及计算机技术领域，尤其涉及一种数据包传输装置及系统。

背景技术

计算机装置中通常存一些数据包输入输出设备，比如通用串行总线(UniversalSerial Bus,USB)、安全数字输入输出(Secure Digital Input and Output,SDIO)、高速串行计算机扩展总线(peripheral component interconnect express,PCIE)等，在必要时计算机装置还会包含调制解调器(MODEM)。数据包通过这些设备和中央处理器(CentralProcessing Unit,CPU)进行交互。在某些场景下，数据包需要从其中某些设备传输到另外的设备中。

现有技术中，CPU通过中断或者轮询的方式操作输入输出设备。尤其是从一个输入输出设备传输数据包到另一个输入输出设备，需要经历从源设备发送到CPU，再从CPU发送到目标设备的过程。

但是，如果采用上述的方法进行数据包的发送，则在数据流量特别大的情况下会存在CPU需要大量的时间来处理输入输出设备的中断等相关事务，一方面CPU的处理能力会成为计算机装置数据流量处理能力的瓶颈；另一方面为了满足高速数据包传输需求，需要高性能的CPU可能带来更多的功耗开销。

发明内容

本发明解决的技术问题是如何降低CPU的负载，提升CPU的性能。

为解决上述技术问题，本发明实施例提供一种数据包传输装置，数据包传输装置包括：CPU；数据包传输加速器，适于提供输入接口和输出接口，所述输入接口接收发送设备发送的数据包的数据包描述符，所述输出接口输出所述数据包描述符至接收设备，以供所述接收设备根据所述数据包描述符获取所述数据包，所述发送设备和所述接收设备选自输入输出设备和所述CPU。

可选的，所述数据包传输装置还包括外设访问管理器；在所述输入输出设备无法直接访问所述数据包传输加速器的输入接口和输出接口时，所述外设访问管理器适于适配所述输入输出设备的接口与所述数据包传输加速器的输入接口和输出接口。

可选的，所述输入接口包括第一FIFO和第二FIFO；所述第一FIFO接收所述发送设备发送的数据包描述符，发送方更新所述第一FIFO的写指针；所述接收方使用所述数据包描述符后，所述数据包传输加速器将所述数据包描述符写入所述第二FIFO，并更新所述第二FIFO的写指针。

可选的，所述输出接口包括第三FIFO和第四FIFO；所述数据包传输加速器从所述第一FIFO读出所述数据包描述符，更新所述第一FIFO的读指针，将所述数据包描述符写入所述第三FIFO，并更新所述第三FIFO的写指针；所述数据包描述符使用完成后，所述接收方将所述数据包描述符写入所述第四FIFO，并更新所述第四FIFO的写指针。

可选的，所述数据包描述符使用完成是指接收到所述接收设备反馈的使用完成信号。

可选的，所述数据包传输加速器将所述数据包描述符写入所述第三FIFO时，如果所述第三FIFO为满，则所述数据包传输加速器将所述数据包描述符中的错误码更新为预设值，以表示发送失败，将更新后的数据包描述符写入所述第二FIFO，并更新所述第二FIFO的写指针。

可选的，所述第三FIFO的深度达到预设进入门限时，所述数据包传输加速器通知所述发送设备产生中断。