[发明专利]栅极的制造方法

说明书

本发明公开了一种栅极的制造方法，包括步骤：步骤一、在半导体衬底表面依次形成栅介质层和多晶硅栅；步骤二、形成由第一氮化层和第二氧化层叠加而成硬质掩模层；步骤三、进行光刻刻蚀形成多个栅极；步骤四、在栅极的侧面形成氮化层侧墙；步骤五、进行组件增强工艺，使各栅极间具有高度差；步骤六、形成氮化层接触孔刻蚀停止层；步骤七、形成氧化层层间膜；步骤八、采用化学机械研磨工艺并以最高的接触孔刻蚀停止层为停止层进行第一次平坦化；步骤九、以对氧化层、氮化层和多晶硅材料无选择性蚀刻方式的干刻工艺进行回刻实现第二次平坦化。本发明能实现稳定控制栅极的高度并提高栅极高度的一致性，不需要光罩，成本低。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种栅极的制造方法。

背景技术

现有先进逻辑芯片工艺中，组件通常包括n型场效应晶体管(FET)即nFET和p型场效应晶体管即pFET，为了增加组件电性性能，会pFET或nFET的工艺外额外进行组件增强工艺。这些组件增强工艺会直接影响到后续各种不同组件间栅极高度，造成后续不同组件间栅极高度的不同而影响组件电性。如图1A至图1C所示，是现有栅极的制造方法各步骤中的结构图，现有方法包括如下步骤：

如图1A所示，在半导体衬底如硅衬底101上形成场氧化层102，场氧化层102通常采用浅沟槽隔离(STI)工艺形成。场氧化层102隔离出有源区，有源区包括了核心(Core)区域的有源区和核心区域外如输入输出(IO)区域的有源区，核心区域的有源区中形成有核心器件，核心区域外的有源区形成的器件的尺寸大于核心器件的尺寸，图1A中核心区域外器件以输入输出器件为例进行说明；图1A中的显示了核心nFET201、核心pFET202，输入输出nFET203，输入输出pFET204。现有方法中，先同时形成各组件的栅极结构的叠加结构，之后同时进行光刻定义并刻蚀形成各组件的栅极结构，各组件的栅极都是由栅介质层103a、多晶硅栅103和硬质掩模层叠加而成，硬质掩模层则由氮化层104和氧化层105叠加而成。随着工艺的发展，在28nm以下工艺节点中栅介质层通常采用高介电常数层(HK)，之后多晶硅栅103会作为伪栅去除，并在多晶硅栅103去除的区域形成金属栅(MG)，由高介电常数层和金属栅叠加而成的栅极结构为HKMG。

在栅极形成之后，现有方法中通常还进行组件增强工艺，图1A所对应的器件的组件增强工艺为形成锗硅层106，锗硅层106形成于核心pFET202和输入输出pFET204的源区或漏区，能够增加pFET的沟道空穴的迁移率，从而提高器件的电学性能。在栅极的侧面形成有侧墙107，侧墙107通过采用氮化层组成，各栅极结构顶部的侧墙107对应的氮化层去除。

在进行组件增强工艺对应的锗硅层106时，会对核心pFET202和输入输出pFET204的栅极产生相应的回刻，使得核心pFET202和输入输出pFET204的栅极的高度变低，最后使得同一半导体衬底101表面上的各区域的栅极的高度不一致，如图1A中的虚线圈205所示，参考虚线AA所示可知，半导体衬底101表面上的各区域的栅极的高度具有较大的差异。栅极的高度会对后续的中段工艺(MEOL)产生不利的影响。

后续进行硬质掩模层的回刻工艺，包括步骤：

如图1B所示，进行光刻胶206的涂布；之后对光刻胶206进行回刻，回刻后的光刻胶206的高度高于多晶硅栅103的高度。

如图1C所示，以光刻胶206为掩膜进行硬质掩模层的氧化层105的回刻。但是由于栅极的高度不一，也即各栅极的顶部的氧化层105的厚度不一。而在氧化层105的回刻过程中，光刻胶206有一定的损耗，在有些栅极顶部的氧化层105还没有完成去除时，部分光刻胶206的高度已经低于多晶硅栅103的高度，从而会将多晶硅栅103的侧面暴露出来。这种栅极的高度差距过大带来的光刻胶206的过渡损耗，容易造成有源区的损伤以及多晶硅栅的损伤，从而会影响组件的电性。

另外，由图1C可知，对氧化层105进行回刻后，侧墙107的高度不一，侧墙107的高度不一会带来各处侧墙107刻蚀的负载不同，不利于后续的平坦化。