[发明专利]包含分支存储器裸芯模块的堆叠半导体装置

说明书

公开了一种半导体装置，其包含一个或多个集成存储器模块。每个集成存储器模块可以包含一对半导体裸芯，其一起作为单个的、集成的闪速存储器操作。在一个示例中，第一裸芯可以包含存储器单元阵列，并且第二裸芯可以包含诸如CMOS集成电路的逻辑电路。在一个示例中，第二裸芯可以在第一裸芯的边缘处或在第一裸芯的中央部分处倒装芯片地接合到第一裸芯。多个集成存储器模块可以堆叠在衬底上以形成半导体装置。

技术领域

本发明涉及存储器模块和包括存储器模块的半导体装置。

背景技术

便携消费电子装置的需求的强劲增长正在驱动对高容量储存装置的需求。诸如闪速存储器储存卡的非易失性半导体存储器装置被广泛使用以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能性以及坚固设计，连同它们的可靠性和大容量，已经使得这样的存储器装置对于在许多种电子装置中的使用是理想的，包含例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及蜂窝电话。

最近，已经提出了超高密度存储器装置，其使用具有形成为层的存储器单元的串的3D堆叠存储器结构。一种这样的储存装置有时称为位成本可规模化(Bit CostScalable，BiCS)架构。除了分层的存储器单元之外，3D存储器装置包含逻辑电路，以控制对存储器单元的读取/写入。通常使用互补金属氧化物半导体(CMOS)技术制造的逻辑电路可以典型地在半导体晶片内形成在堆叠存储器层下方。

随着3D存储器结构中的存储器层的数目增加以满足日益增长的存储器需求，将逻辑电路设置在3D存储器单元结构下方变得更困难。此外，对于存储器阵列形成最优化的工艺参数对于逻辑电路形成可能不是最优化的。例如，用热量退火3D存储器单元结构是已知的。虽然对于存储器单元结构有利，但热量可能不利地影响逻辑电路的操作。

发明内容

概括起来，本技术的示例涉及一种集成存储器模块，包括：第一半导体裸芯；第二半导体裸芯，其在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

在另一示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有多个裸芯接合垫的表面；第二半导体裸芯，其接合到第一半导体裸芯的与多个裸芯接合垫相邻的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在其他示例中，本技术涉及一种半导体装置，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含一表面，所述表面具有与第一半导体裸芯的第一边缘相邻的多个接合垫，以及与第一边缘相邻的第二边缘；第二半导体裸芯，其在第二边缘处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其安装在第一半导体裸芯的表面上，与第二半导体裸芯相邻。

在另一示例中，本技术涉及一种集成存储器模块，包括：衬底；第一集成存储器模块，其固定到衬底，包括：第一半导体裸芯，其包含具有与第一半导体裸芯的第一边缘相邻的多个接合垫的表面；第二半导体裸芯，其在第一半导体裸芯的表面的中央部分处接合到第一半导体裸芯的表面；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器；以及第三半导体裸芯，其在第三半导体裸芯的表面上包括膜层，第三半导体裸芯安装到第一半导体裸芯的表面上，且第二半导体裸芯嵌入在膜层内。

在其他示例中，本技术涉及一种集成存储器模块，包括：第一半导体裸芯，其包括存储器构件；第二半导体裸芯，其包括控制构件，第二半导体裸芯在第一半导体裸芯的主平坦表面的边缘处倒装芯片地接合到第一半导体裸芯的主平坦表面，以将第二半导体裸芯电气和物理地耦接到第一半导体裸芯；其中第一和第二耦接的半导体裸芯一起配置为集成闪速存储器。

附图说明

图1是根据本技术的实施例的形成半导体装置的流程图。