[发明专利]用于适应性电压缩放的方法与装置

说明书

本发明提供一种用于适应性电压缩放的方法与装置。该方法可包含：读取一电路模拟网络清单描述档、一电路设计数据库、以及一路径清单；依据该电路设计数据库建立该整体设计的多个最小单元中之每一最小单元在多种电压位准下之延迟变异数据库；利用一初始电压位准以将该初始电压位准施加于该整体设计，并且进行该整体设计之静态时序分析，以判断该路径清单中是否存在一时序违规路径；以及依据是否存在该时序违规路径，选择性地调整该驱动电压之该电压位准且重新进行该静态时序分析，直到不存在任何时序违规路径。

技术领域

本发明系有关于适应性电压缩放，尤指一种用于适应性电压缩放以消除一整体设计之延迟变异的方法与装置。

背景技术

近年来由于半导体制程技术不断的发展，晶圆厂所提供之制程变异信息帮助系统开发者在前端进行具高良率之系统设计。然而，在该系统设计中的不同区块所使用之组件种类、组件尺寸与操作电压可依据各自的设计考虑而不同，其变异量也可能不同。另外，若将全局变异(global variation)以及区域变异(local variation)合并考虑，传统的角落分析(corner analysis)方法无法准确地判断该系统设计中的变异量(过于乐观或过于悲观)，以致良率无法被提升，因而引入不可避免的额外成本。因此，需要一种新颖的方法，来准确地预估该系统设计之变异量，以在没有副作用或较不可能带来副作用之状况下消除系统设计之变异量。

发明内容

本发明之一目的在于提供一种用于适应性电压缩放以消除一完整设计之延迟变异的方法以及对应的分析装置，以解决上述问题。

本发明之另一目的在于提供一种用于适应性电压缩放以消除一完整设计之延迟变异的方法以及对应的分析装置，以在没有副作用或较不可能带来副作用之状况下消除系统设计之变异量。

本发明之至少一实施例提供一种用于适应性电压缩放以消除一整体设计之延迟变异的方法。该方法包含：读取一电路模拟网络清单描述档(circuit simulation netlistfile)、一电路设计数据库、以及一路径清单(path list)，其中该电路模拟网络清单描述档指出该整体设计之组件信息，以及该路径清单指出该整体设计之路径信息；依据该电路设计数据库建立该整体设计的多个最小单元中之每一最小单元在多种(various)电压位准下之延迟变异数据库；利用一初始电压位准作为该整体设计之一驱动电压之一电压位准以将该初始电压位准施加于该整体设计，并且依据该延迟变异数据库进行该整体设计之静态时序分析(static timing analysis,STA)，以判断该路径清单中是否存在至少一时序违规路径(timing violation path)；以及依据是否存在该至少一时序违规路径，选择性地(selectively)调整该驱动电压之该电压位准且重新进行该静态时序分析，直到不存在任何时序违规路径。

本发明之至少一实施例提供一种依据上述之方法来运作之分析装置。该分析装置可包含一处理电路，用来执行对应于该方法之一组程序代码，以控制该分析装置依据该方法来运作。

本发明的好处之一是，本发明能针对该完整设计之延迟变异进行高准确度的分析，并且找到一适应性电压位准消除该延迟变异，以提升良率。另外，依据本发明之相关实施例来实施并不会增加许多额外的成本。因此，相关技术的问题可被解决，且整体成本不会增加太多。相较于相关技术，本发明能在没有副作用或较不可能带来副作用之状况下准确地分析该完整设计之延迟变异，以及消除系统设计之变异量以提升良率。

附图说明

图1为依据本发明一实施例之一整体设计以及电压供应器的示意图。

图2为依据本发明另一实施例之一整体设计以及电压供应器的示意图。

图3为该方法于本发明另一实施例中之流程图。

图4为依据本发明一实施例之一种分析装置的示意图。

具体实施方式