[发明专利]存储器装置及验证数据路径完整性的方法

说明书

本发明涉及存储器装置及验证数据路径完整性的方法。在一种此方法中，在从存储器装置的第一寄存器读取第一组数据的同时将第二组数据写入到所述存储器装置的阵列。将所述所读取的第一组数据与写入到所述第一寄存器的所述数据进行比较以验证数据路径完整性。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2014年1月8日、申请号为201480007494.4、发明名称为“存储器装置及验证数据路径完整性的方法”的发明专利申请案。

相关申请案

本申请案主张2013年1月14日申请的第61/752,137号美国临时申请案及2013年6月17日申请的第13/919,135号美国非临时申请案的权益，所述申请案以全文引用的方式并入本文中。

技术领域

本实施例大体上涉及存储器装置且特定实施例涉及存储器装置中的数据路径完整性。

背景技术

存储器装置(其有时在本文中称为“存储器”)通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。

快闪存储器装置已发展为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或捕集层或其它物理现象)的编程所引起的所述单元的阈值电压的变化确定每一单元的数据状态。利用快闪存储器装置的常见电子系统包含(但不限于)个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及可装卸式存储器模块，且快闪存储器的用途不断扩大。

快闪存储器通常利用被称为NOR快闪及NAND快闪的两个基本架构中的一者。所述名称源自用于读取所述装置的逻辑。在NOR快闪架构中，一串存储器单元与耦合到数据线(例如通常被称为数字(例如，位)线的数据线)的每一存储器单元并联耦合。在NAND快闪架构中，一串存储器单元仅与耦合到位线的所述串的第一存储器单元串联耦合。

随着电子系统的性能及复杂性增加，对系统中的额外存储器的需求也增加。然而，为了不断降低所述系统的成本，必须将部件数量保持在最小值。可通过使用例如多电平单元(MLC)的技术增加集成电路的存储器密度来完成此目标。例如，MLC NAND快闪存储器为非常具成本效益的非易失性存储器。

存储器装置的一个以上部分可影响呈位错误形式的数据完整性。例如，位错误率可由数据路径位错误及阵列位错误引起。阵列路径错误通常由数据单元未正确编程引起或由具有与其所要阈值电压的阈值电压偏移的单元引起。

存储器装置(例如NAND存储器装置)中的数据路径包括介于存储器单元阵列、寄存器(例如页寄存器及高速缓冲存储寄存器)与输入/输出(I/O)垫之间的物理路径，其中导电迹线连接所述组件。I/O垫通常外接于所述存储器装置的外部，且可通过裸片的大部分在物理上与所述阵列及寄存器分离。数据路径错误可归因于(例如)信号完整性问题、功率传输问题、接地反弹、噪声及类似问题而发生。此类数据路径错误可使阵列路径错误(阵列错误为单元故障或Vt偏移)的比率或严重程度进一步恶化或增大。数据路径错误可为偶发的，但大多不可预测。数据路径位错误可被称为硬错误。

存储器装置的控制器通常使允许所述控制器修正某个水平的原始位错误率(RBER)的许多错误校正可用。使用错误校正方案(例如低密度奇偶校验(LDPC)及其它类型的错误校正)，硬错误更难以校正且使用更多数量的任何可用错误校正。当存储器装置错误发生时，用户通常不能区分是哪一类型的错误(数据路径位错误或阵列位错误)引起所述错误。