[发明专利]一种多层前馈神经网络并行加速器

说明书

本发明的多层前馈神经网络并行加速器，包括：主控制模块，控制整个计算流程；系数地址生成模块，生成系数的地址，将所述系数的地址输出；并接收存储控制模块的系数数据，将系数数据拆分后输出；操作数地址生成模块，生成操作数的存储地址并输出；接收存储控制模块的操作数数据，将数据拆分后并输出；前馈网络计算模块，接收拆分后的系数数据与操作数数据，包含若干路并行计算的计算单元；神经元地址生成模块，接收前馈网络计算模块计算得到的神经元数据，生成神经元的存储地址和神经元数据，并将所述神经元的存储地址和神经元数据输出。有益效果：可扩展性好，并行度可调，加速比高；支持流水操作，资源消耗少。

技术领域

本发明属于硬件加速领域，尤其涉及一种多层前馈神经网络并行加速器。

背景技术

人工智能算法使人们的生活越来越便捷，但是随着应用需求的不断变化，算法复杂度也越来越高。伴随着算法复杂度的提高，人工智能算法对于硬件功耗和速度的要求也日益提升。神经网络是由具有适应性的简单单元组成的广泛并行的互联网络，它的组织能够模拟生物神经系统对真实世界物体所做出的交互反应。多层前馈神经网络在操作数检索、机器视觉、安防监控等领域得到了越来越广泛的应用。记多层前馈神经网络第j个隐含层神经元的输入为，第i个操作数为，对应系数为，则有：

目前，现有的大部分多层前馈神经网络实现是基于CPU或者NVIDIAGPU实现的。对于计算密集型算法，数据的搬移和运算效率越高的能耗比就越高。但GPU和CPU都是属于通用处理器，都需要进行取指令、指令译码、指令执行的过程，通过这种方式屏蔽了底层IO的处理，使得软硬件解耦，但带来数据的搬移和运算无法达到更高效率。而GPU和CPU之间的能耗比的差距，主要在于CPU中晶体管有大部分用在Cache和控制逻辑单元，所以CPU相比GPU来说，对于计算密集同时计算复杂度低的算法，有冗余的晶体管无法发挥作用，能耗比上CPU低于GPU。上述两种实现方式能耗较大，扩展性不好，如何使多层前馈神经网络运行的更快，更节能，扩展性更好成为了热点问题。

发明内容

本发明的目的是克服上述背景技术中多层前馈神经网络实现方式的的不足，提出一种多层前馈神经网络并行加速器设计方法，支持系数点数和神经元数量可变，硬件可裁剪，支持并行和流水操作，资源消耗少，具体通过以下技术方案来实现的：

所述多层前馈神经网络并行加速器包括：

主控制模块，接收系统启动信号，控制整个计算流程；

系数地址生成模块，根据主控制模块的数据划分和系数数据的存储方式，生成系数的地址，将所述系数的地址输出；并接收存储控制模块的系数数据，根据系数数据的存储规则将系数数据拆分后输出；

操作数地址生成模块，生成操作数的存储地址并输出；接收存储控制模块的操作数数据，将数据拆分后并输出；

前馈网络计算模块，接收拆分后的系数数据与操作数数据，包含若干路并行计算的计算单元；

神经元地址生成模块，接收前馈网络计算模块计算得到的神经元数据，生成神经元的存储地址和神经元数据，并将所述神经元的存储地址和神经元数据输出；

存储控制模块，接收系数地址生成模块、操作数地址生成模块和神经元地址生成模块的存储地址，接收所述神经元数据，生成存储地址与物理存储模块地址的映射，产生物理存储模块的控制信号，完成读写操作；

数据划分模块，根据并行度将所有隐含层神经元的计算划分到各路计算单元，得出各路计算单元需要计算的神经元数量。

所述多层前馈神经网络并行加速器的进一步设计在于，主控制模块在接收到启动信号后，首先启动系数地址生成模块、操作数地址生成模块和存储控制模块，接着基于数据延迟启动前馈网络计算模块，根据神经元地址生成模块的已完成计算神经元的计数和数据划分模块分配给各计算单元的计算量输出运算结束信号。