[发明专利]包含带电磨料的抛光组合物

说明书

本公开提供了相比于其他介电膜可选择性地且优选地抛光某些介电膜的抛光组合物。基于要去除及要保留的目标介电膜，这些抛光组合物包括阳离子或阴离子磨料。所述抛光组合物利用新颖的基于静电荷的设计，其中，基于磨料的电荷及其与介电膜上的电荷的静电相互作用(吸引力或排斥力)，可实现多种材料去除速率和抛光选择性。

技术领域

本发明涉及抛光组合物和使用该抛光组合物抛光半导体衬底的方法。更具体地，本发明涉及用于从半导体衬底上选择性地去除某些介电层的化学机械抛光组合物和方法。

背景技术

随着工艺和集成技术的创新，器件的进一步小型化不断驱动半导体行业提高芯片性能。化学机械抛光/平面化(CMP)是一项功能强大的技术，因为它使得晶体管水平的许多复杂的集成方案变为现实，从而增加芯片密度。毫不奇怪，在晶体管制造步骤的前道工序(FEOL)中有许多新的CMP步骤和要求。FEOL材料堆叠通常包括金属栅极和多个介电材料堆叠。普遍使用的介电膜是氮化硅(SiN)、二氧化硅(SiO₂或TEOS)、多晶硅(P-Si)、碳氮硅(SiCN)、旋涂碳(spin on carbon,SOC)碳硬掩模和低k/超低k(SiCOH、SiOC)介电膜。随着英特尔公司在45nm芯片生产中引入高k金属栅极技术，在22纳米芯片生产中引入FinFET技术，SiN、SiO₂、SiCN和P-Si膜开始被更大量地使用，并在FEOL中应用更多。此外，在后道工序(BEOL)应用中，由于传统阻挡材料(Ta/TaN、Ti/TiN)的电阻率对于先进的亚10nm制造节点并未按比例降低，半导体公司正在使用诸如SiN、SiO₂和P-Si的介电材料用于各种BEOL材料堆叠。对于FEOL和BEOL，这些介电膜可以用作蚀刻停止层、封盖材料、间隔材料、附加衬垫、扩散/钝化阻挡层、硬掩模和/或停留层。

发明内容

因此，介电膜在先进半导体制造中被大量使用。从CMP的角度来看，这些包括介电材料的集成大多需要可以在这些膜中的两个或三个上工作/抛光(或停止)的抛光组合物(浆料)。例如，希望开发能够去除SiN而不去除(停留于)SiO₂/P-Si的浆料或能够去除SiO₂而不会去除(停留于)SiN的浆料。为了设计具有多种必要条件的此类系统，传统的方法是添加一些可以增强或抑制一种或多种这些介电膜的速率的化学增强剂或抑制剂。一个典型的例子是使用氨基酸的浅沟槽隔离(STI)浆料，该氨基酸作为在含有二氧化铈磨料的制剂中进一步抑制SiN的速率的化学药剂。这些STI浆料相对于SiN选择性地抛光TEOS，显示出高的TEOS速率，并在SiN膜上停止(或接近零抛光速率)。

值得注意的是，介电(SiN、TEOS、P-Si)膜虽然是固体表面，但具有静电荷。电荷(正、负或零)表现为ζ电势并随pH变化。类似地，作为胶体分散体的磨料(例如二氧化硅)具有它们自己的电荷和随pH而变化的ζ电势值。此外，这些磨料可被表面改性以表现出负的ζ电势(例如阴离子二氧化硅)或正的ζ电势(例如阳离子二氧化硅)。因此，磨料和介电膜都具有静电荷，并且如果磨料和介电膜在特定的pH下具有不同的电荷(正对负)，则两者之间将会有吸引力，这将导致使用该特定磨料的特定膜的高去除速率。相反，如果磨料和介电膜具有相似的电荷(均为正电荷或均为负电荷)，则两者之间将存在排斥力，导致使用该特定的磨料的较低去除速率(例如，接近于零)并且在该介电膜上停止。因此，静电引力和斥力由表面电荷(除其他之外)驱动，因此由液体浆料/研磨ζ电势和固体介电表面的ζ电势驱动。本公开教导了包含带电磨料的抛光组合物(浆料)的设计，所述抛光组合物用于选择性且优先地抛光包含多个介电膜例如氮化硅、二氧化硅、多晶硅、碳氮化硅以及低/超低k介电膜的衬底。该CMP浆料设计主要基于利用磨料和介电膜之间的静电吸引力和/或静电排斥力。