[发明专利]能保护低电压元件的电路架构

说明书

本发明公开了一种能保护低电压元件的电路架构，该电路架构包含：一接脚，用来接收一外部装置的信号；一控制电压产生电路，用来在一供应电压位于一高准位时，依据该供应电压产生一第一控制电压以使一保护元件导通，该控制电压产生电路另用来在该供应电压位于一低准位时，依据该接脚的电压产生一第二控制电压以使该保护元件导通；以及该保护元件，依据该第一控制电压与该第二控制电压的其中之一以导通，从而电性连接该接脚与一内部电路，其中该接脚的电压与该第一控制电压的电压差不大于该保护元件的最大耐压，且该接脚的电压与该第二控制电压的电压差不大于该保护元件的最大耐压。

技术领域

本发明是关于一种保护电路，尤其是关于一种能保护低电压元件的电路架构。

背景技术

集成电路若要操作于高电压，通常会包含高电压元件以避免高电压造成电路损坏。然而，先进制程所制造的集成电路的元件可能仅能工作于低电压，或者集成电路的制作仅采用低电压制程而省略了高电压制程以节省成本，在上述情形下，集成电路通常会借由叠接方式的电路架构来获得保护。

图1示出一种叠接方式的电路架构用来保护具有低电压元件的集成电路。如图1所示，电路架构100包含一接脚110以及一N型金氧半导体(NMOS)晶体管120，其中NMOS晶体管120是一低电压元件，并与一内部电路12叠接以形成保护。接脚110接收一外部装置14的信号，并于NMOS晶体管120导通时，传送外部装置14的信号给内部电路12。NMOS晶体管120依据一参考电压V_REF(例如：1.8V)以导通或关闭，该参考电压V_REF通常源自于一稳定的供应电压，当该供应电压位于一高准位(例如：3.3V或1.8V)时，NMOS晶体管120会导通，此时即便接脚110的电压为一高电压(例如：3.3V)，NMOS晶体管120的不同端点的跨压也不会超过NMOS晶体管120的最大耐压(例如：1.8V)；然而，当该供应电压位于一低准位(例如：0V)时，NMOS晶体管120不会导通，此时若接脚110的电压为该高电压，NMOS晶体管120的不同端点的跨压会超过NMOS晶体管120的最大耐压，从而损伤NMOS晶体管120。举例而言，若内部电路12是一USB装置以及外部装置14是一主机，在外部装置14透过电路架构100与内部电路12形成电性连接的瞬间，外部装置14可能会输出一高电压至接脚110，此时该供应电压可能尚未产生或是处于前述低准位，因此NMOS晶体管120不会导通，接脚110的高电压会让NMOS晶体管120的不同端点的跨压超过NMOS晶体管120的最大耐压，从而损伤NMOS晶体管120。

发明内容

本发明的一目的在于提供一种能保护低电压元件的电路架构，以避免先前技术的问题。

本发明公开了一种能保护低电压元件的电路架构，该电路架构的一实施例包含一接脚、一控制电压产生电路、以及一保护元件。该接脚用来接收一外部装置的信号。该控制电压产生电路用来在一供应电压位于一高准位时，依据该供应电压产生一第一控制电压，使得该保护元件导通；该控制电压产生电路另用来在该供应电压位于一低准位时，依据该接脚的电压产生一第二控制电压，使得该保护元件导通。该保护元件依据该第一控制电压与该第二控制电压的其中之一以导通，从而电性连接该接脚与一内部电路，以允许该外部装置的信号传送至该内部电路，其中该接脚的电压与该第一控制电压的电压差不大于该保护元件的一最大耐压，且该接脚的电压与该第二控制电压的电压差也不大于该保护元件的该最大耐压。

有关本发明的特征、实际制作与功效，都配合图式作较佳实施例详细说明如下。

附图说明

图1示出现有技术的电路架构用来保护具有低电压元件的集成电路；

图2示出本发明的能保护低电压元件的电路架构的一实施例；

图3示出图2的控制电压产生电路的一实施例；

图4示出图3的分压电路的一实施例；

图5示出图4的检测电路的一实施例；以及