[发明专利]SOI嵌入式三栅极晶体管及其制造方法

说明书

本发明公开了一种SOI嵌入式三栅极晶体管，包括：SOI衬底，顶层硅中形成有多条由浅沟槽场氧隔离出来的硅条；在硅条的栅极形成区域中形成有栅极凹槽，金属栅极结构形成于栅极凹槽中并呈嵌入式三栅极结构，被金属栅极结构从两个侧面和底部表面覆盖的硅条组成沟道区；源区和漏区形成于金属栅极结构两侧的硅条中。本发明还公开了一种SOI嵌入式三栅极晶体管的制造方法。本发明能随器件设计目标调整信道宽度，避免现有鳍式晶体观念的3D立体结构造成的缺点，能降低寄生电容从而改善RC延迟，能增加嵌入式结构的面积并减少嵌入式结构的晶格缺陷，还能增加源漏区的接触孔的接触面积并降低接触电阻，能消除鳍体的深宽比带来的问题。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种SOI嵌入式(Embedded)三栅极(Triple Gate)晶体管。本发明还涉及一种SOI嵌入式三栅极晶体管的制造方法。

背景技术

随半导体工艺不断发展，器件的尺寸会不断缩小，其中鳍式晶体管(FinFET)结构的金属栅极的沟道长度(Channel length)也须随之等比例缩小。在沟道长度减小时，鳍宽即鳍体宽度(Fin Width)也须要随之减少,沟道长度和鳍体宽度也即沟道宽度的比例维持在大于等于2.5，用以以克服来自于鳍体中心的亚阈值漏电流(Sub-threshold leakage)

同时,为增加鳍式晶体管电流量,鳍高(Fin height)在工艺流程中需不断加高,导致在高深宽比(aspect ratio)情况下,鳍体(Fin body)有弯曲(bending)与倒塌(collapse)缺陷产生。

如图1所示，是现有鳍式晶体管的平面图；图2是现有鳍式晶体管的剖面图，图2是沿图1的虚线AA处的剖面图；现有鳍式晶体管包括：

形成于半导体衬底如硅衬底1上的鳍体2，鳍体2的底部通过绝缘层3隔离，绝缘层3通常采用浅沟槽场氧。

在鳍体2的顶部表面和侧面覆盖有金属栅(MG)4；通常，金属栅4和鳍体2的材料之间隔离有采用高介电常数材料(HK)的栅介质层，整个栅极结构为HKMG。由图1的平面图可知，鳍体2包括多条且平行排列，金属栅4也包括多条且平行排列，各金属栅4和长度方向和鳍体2的长度方向垂直。

图1中显示了N型鳍式晶体管101和P型鳍式晶体管102。N型鳍式晶体管101的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层5。P型鳍式晶体管102的金属栅4的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层6。

由图1中所示可知，被金属栅4所覆盖的鳍体2的表面用于形成沟道，沟道的长度为L，沟道的宽度为W，由图1所示可知，沟道的宽度W即为鳍体2的宽度。随着半导体工艺的发展，L需要等比例缩小；同时，W也必须等比例缩小，用以保证L/W＝2.5。

由于嵌入式SiGe外延层6和嵌入式SiP外延层5是对鳍体2进行刻蚀后进行外延形成的，故随着W的缩小，也即鳍体2的宽度的缩小，嵌入式SiGe外延层6和嵌入式SiP外延层5的尺寸宽度势必会缩小，这会影响到嵌入式SiGe外延层6和嵌入式SiP外延层5的外延工艺，使嵌入式SiGe外延层6和嵌入式SiP外延层5的外延均匀性受到影响。

同时，由于鳍式晶体管的源区和漏区都是形成于对应的嵌入式SiGe外延层6或嵌入式SiP外延层5的表面，源区和漏区顶部的接触孔也会形成于嵌入式SiGe外延层6或嵌入式SiP外延层5的顶部，嵌入式SiGe外延层6或嵌入式SiP外延层5的宽度的缩小会减少接触孔的接触面积，这会增加接触孔的接触电阻。

另外，随着W的缩小，同时鳍体2的高度又需要增加，故鳍体2的深宽比会较大，较大的深宽比会使鳍体2容易产生弯曲或倒塌。