[发明专利]时钟校准电路及校准方法

说明书

本发明涉及一种时钟校准电路及校准方法，电路包括多个处理电路，用于接收和处理同一时钟信号；工艺角检测电路，用于检测器件的偏差类型；多路选择器，具有多个输入端和一个输出端，多路选择器的各输入端分别接收一个处理电路的处理结果，多路选择器用于根据工艺角检测电路检测到的器件的偏差类型，通过输出端选择性地输出一个输入端接收到的处理结果。校准方法包括工艺角检测电路根据器件输出的时钟信号的波形判断器件的偏差类型；多路选择器根据检测到的器件的偏差类型，通过输出端选择性地输出一个输入端接收到的处理结果。本发明的校准电路能够给电路系统提供更加稳定可靠的时钟信号。

技术领域

本发明涉及半导体技术领域，特别涉及时钟校准电路及校准方法。

背景技术

工艺偏差指实际制造的器件参数与设计参数的偏差。例如MOS管器件的工艺偏差。通常提供的MOS晶体管的性能范围只适用于数字电路并以工艺角模型的形式给出(如图1所示)。例如，把NMOS和PMOS晶体管的速度波动范围限制在由FF(即PMOS晶体管开关速度fast、NMOS晶体管开关速度fast)、FS(即PMOS晶体管开关速度fast、NMOS晶体管开关速度slow)、SF(即PMOS晶体管开关速度slow、NMOS晶体管开关速度fast)、SS(即PMOS晶体管开关速度slow、NMOS晶体管开关速度slow)四个工艺角偏差类型所确定的矩形内，矩形内部区域表示可接受的晶片。前期电路仿真过程中的器件类型应涵盖到SS-FF，包含FS-SF的情形，并能保证此情形下的电路能正常工作。但实际芯片的制造过程中，由于制程工艺的影响，可能出现仿真情形下FF/TT/SS corner的器件可以正常工作SF/FS的角(corner)全不能工作的情形，上述情况下的一个周期内时钟信号(CLK)高电平宽度损失，占空比减小，时钟变差，设计电路与实际电路的采样宽度不一致，从而给系统的稳定性和可靠性带来隐患，使得实际电路不能很好的工作。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例提供一种时钟校准电路及校准方法，以解决或缓解现有技术中存在的技术问题，至少提供一种有益的选择。

本发明实施例的技术方案是这样实现的：

根据本发明的一个实施例，提供一种时钟校准电路，包括：

多个处理电路，用于接收同一时钟信号，并对接收到的所述时钟信号进行不同的处理；

工艺角检测电路，用于检测器件的偏差类型；以及

多路选择器，具有多个输入端和一个输出端，所述多路选择器的各所述输入端分别接收一个所述处理电路的处理结果，所述多路选择器用于根据所述工艺角检测电路检测到的所述器件的所述偏差类型，通过所述输出端选择性地输出一个所述输入端接收到的所述处理结果。

在一些实施例中，还包括接收器，用于对所述器件输出的所述时钟信号进行放大，并将放大的所述时钟信号提供给每个所述处理电路。

在一些实施例中，还包括熔断电路，所述熔断电路与各所述处理电路的输入端连接，所述熔断电路用于根据所述工艺角检测电路检测到的所述器件的所述偏差类型，选择性地使多个所述处理电路中的一个工作，并断开其余所述处理电路。

在一些实施例中，所述处理电路包括：

第一矫正电路，用于对第一偏差类型的所述器件输出的所述时钟信号进行整形处理；

第二矫正电路，用于对第二偏差类型的所述器件输出的所述时钟信号进行整形处理；以及

传输电路，用于将第三偏差类型的所述器件输出的所述时钟信号传输给所述多路选择器的所述输入端。