[发明专利]通信系统和半导体设备有效

专利信息
申请号: 201810180487.4 申请日: 2018-03-05
公开(公告)号: CN108599908B 公开(公告)日: 2022-06-21
发明(设计)人: 真锅安武 申请(专利权)人: 瑞萨电子株式会社
主分类号: H04L5/00 分类号: H04L5/00;H04L1/00;H04L47/24;H04B1/04;H04B1/16
代理公司: 北京市金杜律师事务所 11256 代理人: 李辉;董典红
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 通信 系统 半导体设备
【权利要求书】:

1.一种通信系统,包括:

发送设备,生成符合以太网标准的帧并将生成的所述帧发送到所述发送设备的外部;和

接收设备,接收从所述发送设备发送的所述帧,

其中所述发送设备以预定的数据间隔将第一数据插入到所述帧中,

其中所述接收设备以与所述发送设备相同的数据间隔从接收的所述帧中获取所述第一数据,并且获取剩余数据作为所述帧的报头区域和有效载荷区域中的数据,以及

其中所述预定的数据间隔被设置为不小于以下项之和的值:用于所述帧的检错码的数据长度、所述报头区域的数据长度以及所述帧与相邻帧之间的间隔。

2.根据权利要求1所述的通信系统,

其中所述发送设备以所述预定的数据间隔将所述第一数据插入到所述帧的所述有效载荷区域中,以及

其中所述接收设备以与所述发送设备相同的数据间隔从接收的所述帧的所述有效载荷区域获取所述第一数据。

3.根据权利要求1所述的通信系统,

其中所述发送设备针对插入了所述第一数据的所述帧中的数据计算检错码,并将计算的值存储在所述帧的检错码区域中。

4.根据权利要求1所述的通信系统,

其中所述发送设备与发送时钟周期同步地发送所述帧,

其中所述接收设备与接收时钟周期同步地接收所述帧,

其中所述发送设备包括:

保持第二数据的第一缓冲器,所述第二数据被存储在所述帧的报头区域和有效载荷区域中;和

帧生成电路,按照时间顺序生成所述帧,同时顺序地确定在每个发送时钟周期上的所述帧中的数据,

其中,所述帧生成电路包括:

第一数据计数器,以由预设周期计数定义的间隔循环地计数所述发送时钟周期;和

数据选择电路,当所述第一数据计数器的计数是不同于第一值的值时,将所述帧中的数据确定为从所述第一缓冲器读取的所述第二数据,并且当所述第一数据计数器的计数是所述第一值时,将所述帧中的数据确定为所述第一数据,以及

其中所述接收设备包括:

保持所述第二数据的第二缓冲器;

第二数据计数器,以由与所述第一数据计数器相同的周期计数定义的间隔来周期性地对所述接收时钟周期进行计数;和

数据分配电路,当所述第二数据计数器的计数是不同于所述第一值的值时,将在相关联的接收时钟周期上接收的所述帧中的数据写入到所述第二缓冲器作为所述第二数据,并且当所述第二数据计数器的计数是所述第一值时,提取所述在相关联的接收时钟周期上接收的所述帧中的数据作为所述第一数据。

5.根据权利要求4所述的通信系统,

其中所述第一数据比所述第二数据更紧急。

6.根据权利要求4所述的通信系统,

其中所述发送设备中的所述帧生成电路还针对从所述数据选择电路输出的数据计算检错码,并将计算的值存储在所述帧的检错码区域中。

7.根据权利要求4所述的通信系统,

其中由所述发送设备中的所述数据选择电路选择的所述第一数据和所述第二数据都由比特宽度相等的多个比特形成,

其中所述发送设备中的所述帧生成电路在针对每一帧终止所述第一数据的插入的周期上、在所述第一数据中的所述比特之一的位置处存储预定逻辑电平的最终数据标志,以及

其中所述接收设备在检测到所述预定逻辑电平的所述最终数据标志之后,禁止从每一帧提取所述第一数据。

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