[发明专利]一种用于锁相环的锁定检测电路

权利要求书

1.一种用于锁相环的锁定检测电路，所述锁相环包括输入分频器以及反馈分频器，其特征在于，所述锁定检测电路包括：两个输入缓冲器、三个数字锁定检测模块以及一多数表决器，其中，

一个所述输入缓冲器接收由所述输入分频器提供的参考信号，并同时向三个所述数字锁定检测模块提供参考缓冲信号；

另一个所述输入缓冲器接收由所述反馈分频器提供的反馈信号，并同时向三个所述数字锁定检测模块提供反馈缓冲信号；

每个所述数字锁定检测模块将所述参考缓冲信号与反馈缓冲信号进行比较；

所述多数表决器根据三个所述数字锁定检测模块的输出信号产生锁定检测信号。

2.根据权利要求1所述的用于锁相环的锁定检测电路，其特征在于，所述数字锁定检测模块包括：一相位检测单元以及一频率检测单元，其中，所述相位检测单元接收所述参考缓冲信号与反馈缓冲信号，并向所述频率检测单元提供一相位检测信号；所述频率检测单元接收所述参考缓冲信号与反馈缓冲信号，并根据所述相位检测信号，输出频率检测信号。

3.根据权利要求2所述的用于锁相环的锁定检测电路，其特征在于，所述相位检测单元具体包括：第一可调延迟子单元、第二可调延迟子单元、第一D触发器、第二D触发器以及第一与门，其中：

所述第一可调延迟子单元的输入端接收所述参考缓冲信号，其输出端与所述第一D触发器的D端连接；

所述第二可调延迟子单元的输入端接收所述反馈缓冲信号，其输出端与所述第二D触发器的D端连接；

所述第一D触发器的时钟输入端接收所述反馈缓冲信号，其Q端与所述第一与门的一个输入端连接，其复位端接收外部输入的第一复位信号；

所述第二D触发器的时钟输入端接收所述参考缓冲信号，其Q端与所述第一与门的另一个输入端连接，其复位端接收所述第一复位信号；

所述第一与门的输出端产生所述相位检测信号。

4.根据权利要求2所述的用于锁相环的锁定检测电路，其特征在于，所述频率检测单元包括：第二与门、第一异步计数器、第二异步计数器、计数比较及复位子单元以及第三D触发器，其中：

所述第二与门的一个输入端接收外部输入的第一复位信号，另一个输入端接收所述相位检测信号，其输出端产生第二复位信号；

所述第一异步计数器的时钟输入端接收所述参考缓冲信号，其复位端接收第三复位信号，其向所述计数比较及复位子单元提供n路第一计数信号；

所述第二异步计数器的时钟输入端接收所述反馈缓冲信号，其复位端接收所述第二复位信号，其向所述计数比较及复位子单元提供n路第二计数信号；

所述计数比较及复位子单元的复位端接收所述第二复位信号，其分别向所述第一异步计数器提供所述第三复位信号，向所述第三D触发器的D端提供第一比较信号，以及向所述第三D触发器的时钟输入端提供第二比较信号；

所述第三D触发器的复位端接收所述第二复位信号，其Q端产生所述频率检测信号。

5.根据权利要求4所述的用于锁相环的锁定检测电路，其特征在于，所述第一异步计数器和第二异步计数器均为n位异步计数器，该n位异步计数器包括：n个依次连接的第四D触发器，其中：

第一个所述第四D触发器1220的时钟输入端接收时钟信号，其余各个所述第四D触发器的时钟输入端分别与各自的前一个所述第四D触发器的QN端连接，且每个所述第四D触发器的D端均与各自的QN端连接，每个所述第四D触发器的复位端接收复位信号，该n个所述第四D触发器的Q端输出n路计数信号；

在所述第一异步计数器中，所述时钟信号为所述参考缓冲信号，所述复位信号为所述第三复位信号，所述n路计数信号为所述n路第一计数信号；在第二异步计数器中，所述时钟信号为所述反馈缓冲信号，所述复位信号为所述第二复位信号，所述n路计数信号为所述n路第二计数信号。