[发明专利]存储器加载到加载熔合

说明书

一种用于对中央处理单元(CPU)的加载‑存储单元(LSU)中的指令的执行进行级联以减少与指令相关联的延时的系统和方法。响应于两个紧接着的连续存储器加载指令中的第一存储器加载指令，由所述LSU读取存储在高速缓存器中的第一数据。对响应于所述第一存储器加载指令从所述高速缓存器读取的第一数据执行对齐、符号扩展和/或端操作，以及并行地基于响应于所述第一存储器加载指令而读取的所述第一数据的正确对齐来选择存储器加载地址转发结果，以提供针对所述两个紧接着的连续存储器加载指令中的第二存储器加载指令的下一个地址。基于所选存储器加载地址转发结果，由LSU响应于所述第二存储器加载指令来读取存储在高速缓存器中的第二数据。

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2017年3月14日提交的美国临时专利申请号62/471,354和2017年6月6日提交的美国专利申请号15/615,811的优先权，其公开通过引用全部并入本文。

技术领域

本文公开的主题总体上涉及计算系统，并且更具体地，涉及一种用于对中央处理单元(CPU)的加载-存储单元(LSU)中的指令的执行进行级联以减少与指令相关联的延时的系统和方法。

背景技术

CPU执行各种类型的指令。由CPU执行的最常见的指令之一是存储器加载(LD)指令。在与1级数据(L1D)高速缓存器直接进行接口连接的CPU的LSU中执行可以与LD指令相关联的操作。减少LD指令的延时对于实现高性能CPU执行至关重要。在大多数CPU中，LD指令的延时在3到5个周期之间变化。通常，这样的多周期延时涉及各种复杂的操作，该操作包括转换检测缓冲区(TLB)中的地址查找、L1D高速缓存器中的标签索引查找、标签物理地址的比较、L1D高速缓存器的数据读取以及从L1D高速缓存器读取的数据值的对齐更新。

CPU可以执行LD指令，该LD指令可以驱动或者使得地址生成单元(AGU)生成紧随其后的LD指令的地址。也就是说，随后的LD指令的地址(本文被称为消费者LD指令)取决于先前的存储器加载操作(本文被称为产生者LD指令)。例如，考虑以下两个LD指令：LDR r0，[r1]和LDR r2，[r0]。在这个示例中，第二LD指令紧接在第一LD指令之后。虽然这两个指令看上去是两个分离的操作，但在这种情况下，第一(产生者)LD指令执行第一LD操作，并生成(产生)第二(消费者)LD操作的存储器地址。

如果LD指令驱动紧随其后的从属LD指令的地址生成，则每个LD指令的延时顺序地组合为两个LD指令的整个延时。因此，从属存储器加载操作的延时对CPU的性能而言至关重要。

发明内容

一个示例实施例提供了一种对CPU的指令的执行进行级联的方法，该方法可以包括：响应于两个连续的存储器加载指令中的第一存储器加载指令，读取存储在第一高速缓存器中的第一数据和第一指令中的一个；并行地执行以下操作：对响应于所述第一存储器加载指令而从所述第一高速缓存器读取的所述第一数据和所述第一指令中的所述一个进行对齐、符号扩展和端操作中的一个或多个，和基于响应于所述第一存储器加载指令而读取的所述第一数据和所述第一指令中的所述一个的正确对齐来选择存储器加载地址转发结果，以提供针对所述两个连续存储器加载指令中的第二存储器加载指令的下一个地址；以及基于所选择的存储器加载地址转发结果，响应于所述第二存储器加载指令而读取第二数据和第二指令中的相应一个。在一个实施例中，所述第一存储器加载指令可以包括字节对齐的存储器地址，并且其中所述第一存储器加载指令可以不包括符号扩展。