[发明专利]一种基于时钟区域支持分段式可编程时钟网络结构

说明书

本发明公开了一种基于时钟区域支持分段式可编程时钟网络结构，该时钟网络结构包括布线时钟和分配时钟，布线时钟通过可编程特性保证时钟源到不同时钟区域内根时钟节点的路径延时相同，从而提供skew几乎为零的高性能时钟信号。在垂直方向和水平方向分别有n条布线时钟和n条分配时钟穿越每个时钟区域，n的值可调整。布线时钟连接时钟输入端口，将时钟信号送至时钟区域中的时钟根节点，然后通过分配时钟将时钟信号送至时钟区域各处。时钟区域内部采用鱼骨型时钟网络结构，每一个叶节点时钟通过分配时钟使能驱动。本发明适用于大规模高性能FPGA，可以提供低偏移高性能的时钟信号，满足大规模FPGA芯片对高性能时钟的需求。

技术领域

本发明涉及一种适用于大规模FPGA结构的时钟网络结构，尤其是涉及一种基于时钟区域支持分段式可编程时钟网络结构，属于可编程逻辑器件技术领域。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)器件具有开发周期短、成本低、风险小、集成度高、灵活性大，且便于电子系统维护和升级等优点，因此受到了广大终端产品用户的青睐，成为了集成电路芯片的主流，且被广泛应用在各种领域，如通信、控制、视频、信息处理、电子、互联网、汽车以及航空航天等，同时也广泛应用于集成电路的原型验证，缩短产品开发时间。

随着工艺水平的不断提高，FPGA规模越来越大，工作频率越来越高，对时钟网络结构要求也越来越高。当前FPGA一般采用双层鱼骨型时钟网络结构，这种时钟网络结构将时钟从FPGA结构的几何中心扇出，支持从器件中心的全局时钟资源扇出到FPGA边缘，同时一直累加偏移(skew)。但随着FPGA规模和性能的不断提升，时钟skew会累加到对设计的整体时序预算造成较大的负面影响，因此需要设计一种可以有效降低时钟偏移的时钟网络结构。

双层鱼骨型时钟网络结构具有结构简单、层次明显、与可编程资源的契合度好、节约版图连线面积和容易扩展等优点，在小容量的FPGA中具有很大优势。然而由于该架构存在时钟skew累加的特性，应用在大容量、高性能FPGA中往往会限制时钟的工作频率。所以需要设计一种适用于大规模高性能FPGA中的低skew时钟网络结构。

发明内容

本发明所要解决的技术问题是：提供一种基于时钟区域支持分段式可编程时钟网络结构，适用于大规模高性能FPGA，可以提供低偏移高性能的时钟信号，满足大规模FPGA芯片对高性能时钟的需求。

本发明为解决上述技术问题采用以下技术方案：

一种基于时钟区域支持分段式可编程时钟网络结构，根据FPGA芯片的大小将FPGA芯片划分为若干个大小相同的时钟区域，时钟区域呈阵列式排列，且相邻时钟区域拼接在一起；所述可编程时钟网络结构包括时钟区域顶层的布线时钟、分配时钟以及时钟区域内部的鱼骨型时钟结构，布线时钟包括水平布线时钟和垂直布线时钟，分配时钟包括水平分配时钟和垂直分配时钟，布线时钟由固定延时的时钟布线段和可编程双向时钟驱动器组成，分配时钟由固定延时的时钟分配段和可编程双向时钟驱动器组成，在水平方向有n条水平布线时钟和n条水平分配时钟穿越每个时钟区域，在垂直方向有n条垂直布线时钟和n条垂直分配时钟穿越每个时钟区域，n为正整数，时钟布线段、时钟分配段穿越时钟区域，可编程双向时钟驱动器位于相邻两个时钟区域的拼接处；

所述鱼骨型时钟结构包括一个根时钟节点以及若干叶时钟节点，每个时钟区域内部有一个根时钟节点，且根时钟节点位于垂直分配时钟的时钟分配段上，叶时钟节点与水平分配时钟的时钟分配段连接，布线时钟用于将时钟信号由时钟输入端口送至时钟区域内部的根时钟节点，且布线时钟可编程，垂直分配时钟用于将时钟信号由根时钟节点送至水平分配时钟，水平分配时钟用于将时钟信号送至鱼骨型时钟结构的各叶时钟节点。

作为本发明的一种优选方案，所述根时钟节点的时钟信号来源于水平布线时钟和垂直布线时钟，根时钟节点通过单向可编程驱动将时钟信号送至水平分配时钟，水平分配时钟通过使能驱动各叶时钟节点。