[发明专利]数字时间转换器辅助的全数字锁相环电路

说明书

本发明公开了一种数字时间转换器(digital‑to‑time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路(200)，包括：DTC误差补偿器(202)，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time‑to‑digital converter，TDC)电路(204)的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路(206)处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差。所述补偿器用于处理所述相位偏移信号，以生成表示所述DTC误差的数字信号，所述数字信号作为输出信号。另外，将所述输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。

技术领域

本发明涉及一种数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路。

背景技术

人们提出将高性能全数字锁相环(All Digital Phase-Locked Loop，ADPLL)作为传统模拟PLL的一种有吸引力的替代方案。相比于模拟PLL，ADPLL具有IC实现面积小、可制造性和可编程性等几个优点。模拟PLL通常需要大型片上电容，而这些电容容易漏电，导致PLL性能下降。相反，ADPLL使用基于数字同步逻辑的环路滤波器，因此更紧凑，对外界噪声，以及工艺、电压、温度(process,voltage,and temperature，PVT)变化不敏感。而且，通常采用时间数字转换器(Time-to-Digital Converter,TDC)以避免使用模拟密集型组件(例如电荷泵)，在先进的纳米级CMOS技术中，这些模拟密集型组件在低电源电压下更难以实现和运行。具体地，相比于模拟电路，持续扩展的CMOS工艺更偏爱数字电路。

目前，广泛采用两类基于TDC的ADPLL架构：分频器辅助的ADPLL和无分频器(次采样)的ADPLL。分频器辅助的ADPLL采用可编程分频器来实现分数频率分辨率。但是，delta-sigma调制器在TDC的输入端引入高频噪声，从而对ADPLL的环路带宽和TDC的线性度提出了严格的要求。对于无分频器的ADPLL而言，现在是将TDC移动到反馈路径，直接通过高速计数器和TDC组合将输出相位量化为数字代码。具体地，输出相位没有多余的高频噪声。然而，TDC的分辨率步长必须归一化到计数器输入时钟周期，因此需要进行精确校准。

在这两类基于TDC的ADPLL架构中，都需要高分辨率和动态范围足以覆盖至少一个振荡器周期测量范围的高性能TDC。由于TDC量化噪声是经过ADPLL的反馈环路进行低通滤波的，这个操作限制了ADPLL的带内相位噪声。同时，TDC通常是杂散的主要来源，杂散的水平是分辨率和转换特性的非线性度的函数。有趣的是，已经提出数字时间转换器(Digital-to-Time Converter，DTC)辅助的ADPLL来降低TDC的分辨率/动态范围要求。采用DTC能够减少TDC的比特数，甚至减少到单比特TDC的极限情况。原则上，DTC所需的工作功率比具有相同比特数的TDC要少，从而大大减少了合成器的整体功耗，而且DTC自然地利用了过采样和子测距的优势。

图1示出了传统DTC辅助(子采样)的ADPLL 100，在这种情况下，TDC的动态范围要求得到极大放宽。然而，延迟单元与路由路径不匹配产生的DTC非线性度严重降低了ADPLL的杂散性能和带内噪声性能。所以为了减小这些非线性误差，采用复杂的后台非线性度校准技术，导致较大IC实现面积、高功率、建立时间长。

因此，本发明的一个目的是解决现有技术中的至少一个问题和/或提供在本领域中有用的选择。

发明内容