[发明专利]经分层Z剔除(HiZ)优化的阴影映射

说明书

描述了涉及用于提供经分层Z剔除(HiZ)优化的阴影映射的技术的方法和设备。在实施例中，处理器响应于确定图像图块的深度数据包括在所述图像图块内部的最小深度值以及在所述图像图块内部的最大深度值而对所述深度数据执行一项或多项操作。还公开并要求保护了其他实施例。

相关申请的交叉引用

本申请根据35U.S.C.§365(c)要求于2016年9月16日提交的名称为HIERARCHICALZ-CULLING(HIZ)OPTIMIZED SHADOW MAPPING(经分层Z剔除(HIZ)优化的阴影映射)的美国申请号15/267,968的优先权。这些文献的整体公开内容出于所有目的通过引用结合在此。

技术领域

本公开总体上涉及电子设备领域。更具体地，一些实施例涉及用于提供经分层Z剔除(HiZ)优化的阴影映射的技术。

背景技术

大多数计算系统倾向于包括用于执行图形(或甚至通用)指令的一个或多个图形处理器。这些图形处理器可能需要执行相当数量的操作来操控图像。一种有助于减少图形操作数量的技术是剔除。

剔除通常是指用于移除不重要细节的技术，这进而减少了图形处理器需要执行的工作量。因此，如何实施剔除可以直接影响图形处理器的性能和/或功率效率。

附图说明

参照附图提供了详细说明。在附图中，附图标记最左边的(多个)数字标识所述附图标记首次出现的附图。在不同的附图中使用相同的附图标记指示相似或完全相同的项。

图1和图10展示了计算系统的实施例的框图，其可以用来实施在此讨论的各个实施例。

图2、图3、图4、图5、图6、图8、图13和图14展示了根据一些实施例的处理器的各个组件。

图7展示了根据一些实施例的图形核指令格式。

图9A和图9B分别展示了根据一些实施例的图形处理器命令格式和序列。

图11展示了根据实施例的IP核开发的简图。

图12展示了根据实施例的芯片上系统(SoC或SOC)集成电路的组件。

图15展示了根据实施例的用于提供经HiZ优化的阴影映射的方法的流程图。

图16和图17展示了根据一些实施例的用于阴影映射的框图。

具体实施方式

在以下描述中，阐述了许多特定细节以便提供对各个实施例的透彻理解。然而，可以在没有特定细节的情况下实践各实施例。在其他实例中，未详细地描述熟知的方法、程序、组件以及电路，以便不使具体实施例模糊。此外，可以使用各种装置来执行实施例的各方面，诸如集成半导体电路(“硬件”)、被组织成一个或多个程序(“软件”)的计算机可读指令或硬件与软件的某种组合。就本公开的目的而言，对“逻辑”的引用将指硬件、软件、固件或其某种组合。

如以上所提及的，如何实施剔除可以直接影响图形处理器的性能和/或功率效率。更具体地，分层Z剔除(Hierarchical Z-Culling，又称HiZ)是一种用于执行早期且低成本剔除的高效机制，并且大多数现代图形处理器和GPU(图形处理单元)具有一些在硬件中实施的HiZ变体。Z剔除通常是指应用于图像的Z分量或深度分量中的(多项)剔除操作。这样的HiZ实施方式可以例如通过针对深度缓冲器中的每个图块保持深度边界[Zmin，Zmax](或者分别地最小深度边界和最大深度边界)来进行操作。然后可以利用传入三角形/图块来进行相对快速的间隔重叠测试。