[发明专利]用于减少阈值移位的氮化硅工艺

说明书

半导体装置(100)具有衬底(102)，所述衬底(102)具有半导体材料(104)。所述半导体装置(100)在所述半导体材料(104)中及在所述半导体材料上包含场效应晶体管(106)。所述场效应晶体管(106)具有位于所述半导体装置(100)的所述半导体材料(104)之上的栅极电介质层(110)，以及位于所述栅极电介质层(110)之上的栅极(112)。所述栅极电介质层(110)包含紧挨在用于沟道(114)的区之上且在所述栅极(112)下方的一层富氮氮化硅(120)。

技术领域

本发明大体上涉及半导体装置，且更具体地说，涉及半导体装置中的场效晶体管。

背景技术

场效晶体管(FET)通过将电位施加到晶体管的栅极来操作，将电位施加到晶体管的栅极改变了晶体管的沟道中的电荷载流子的密度。晶体管的阈值电位可理解为晶体管从断开状态(其中最小电流流经沟道)改变为接通状态(其中预定义的电流流经沟道)的栅极电位。晶体管的可靠操作取决于阈值电位，其在晶体管的使用寿命期间保持恒定。电荷趋向于累积在栅极电介质层中的栅极与沟道之间，且因此通过使阈值电位偏移而不利地影响可靠性。电荷累积在包含氮化硅的栅极电介质层中特别成问题。

发明内容

一种半导体装置包含FET，其具有位于所述半导体装置的半导体区上方的栅极电介质层，以及位于所述栅极电介质层上方的栅极。所述栅极电介质层包含紧挨在所述半导体区上方以及在栅极下方的一层富氮氮化硅。

附图说明

图1是实例半导体装置的横截面。

图2A到图2E是图1的半导体装置的横截面，描绘实例形成方法的阶段。

图3是用于形成包含FET的半导体装置的实例方法的流程图。

图4A和图4B是图1的半导体装置的横截面，描绘富N层的另一实例形成方法的阶段。

具体实施方式

图式未按比例绘制。可在无具体细节中的一或多个的情况下或通过其它方法实践实例实施例。在本说明书中，一些动作可与其它动作或事件以不同次序和/或同时发生。此外，实施根据本说明书的方法不需要所有所说明的动作或事件。

一种半导体装置包含FET，其具有位于半导体装置的半导体区中的沟道的区上方的栅极电介质层，以及位于所述栅极电介质层上方的栅极。沟道是栅极下方的半导体区中的反型层。如果FET是增强模式装置，那么当半导体装置不供电且不在操作时，沟道通常不存在。如果FET是耗尽模式装置，那么当半导体装置不供电且不在操作时，沟道通常存在。出于改进本说明书的可读性的目的，沟道的区在下文将被称作沟道，即使在其中半导体装置不供电且不在操作的情况下也是如此。对于正描述的特定半导体装置，仅在半导体装置正在操作时，沟道才可存在。

沟道可以第III-V族半导体材料(例如氮化镓)或氮化镓与氮化铝的合金半导体材料形成。栅极电介质层包含位于紧挨在沟道上方以及在栅极下方的一层富氮氮化硅。栅极电介质层还可包含所述层富氮氮化硅上方的一层富硅氮化硅，且栅极电介质层位于栅极下方。

图1是实例半导体装置100的横截面。半导体装置100在具有半导体区104的衬底102上形成。半导体装置100包含FET 106。半导体区104可包含第III-V族半导体材料(例如氮化镓)或氮化镓与氮化铝的合金半导体材料。例如其它第III-V族半导体、第II-VI族半导体或可能第IV族半导体等其它半导体材料在此实例的范围内。在此实例的其中半导体区104包含第III-V族半导体材料的版本中，任选的应激子层108包括可形成于半导体区104之上的第III-V族材料的一或多个子层。应激子层108可用于感应半导体区104中的压电应力，且潜在地为了其它目的，例如提供半导体区104中的二维电子气与栅极112之间的隔离。如果存在，那么任选的应激子层108可为衬底102的一部分。类似地，如果存在，衬底102上的任何原生氧化物层可形成到衬底102上。