[发明专利]面积高效且稳健的静电放电电路

说明书

描述了一种装置，其包括：焊盘；第一晶体管，该第一晶体管与第二晶体管串联耦合并且被耦合至所述焊盘；以及自偏置电路，该自偏置电路用于偏置所述第一晶体管以使得所述第一晶体管在静电放电(ESD)事件期间将被弱偏置。还描述了一种装置，其包括：第一晶体管，第一局部镇流电阻器，该第一局部镇流电阻器由沟槽接触(TCN)层形成，该第一局部镇流电阻器具有耦合至所述第一晶体管的漏极端子或源极端子的第一端子。

优先权要求

本申请要求2016年3月18日提交的、题为“AREA-EFFICIENT AND ROBUSTELECTROSTATIC DISCHARGE CIRCUIT(面积高效且稳健的静电放电电路)”的美国临时专利申请S/N.15/073,950的优先权，并且该美国临时专利申请通过引用其整体结合于此。

背景技术

静电放电(ESD)是两个充电节点(例如，耦合至集成电路(IC)的输入-输出(IO)引脚)之间电荷的突然放电。此静电放电典型地产生短持续时间内通过IC的大电流，如果未经恰当处理或保护，则这会导致IC的损坏或破坏。此通过被称作ESD保护电路的电路来旁路大电流。典型地，ESD保护电路提供电流路径，该电流路径用于在ESD事件发生时进行接地和/或供电，以便因ESD事件导致的高电流绕过IC中的ESD敏感电路。

附图说明

从以下给出的详细描述并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而它们不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。

图1A-B例示出使用分立电阻镇流器的静电放电(ESD)输入输出(IO)驱动器。

图2例示出根据本公开一些实施例的具有局部镇流栅极器件的抗ESD I/O驱动器的一部分。

图3例示出根据本公开一些实施例的两个晶体管的截面图，其中晶体管中的一个被弱偏置以在ESD事件期间提供局部电阻镇流器。

图4A例示出一绘图，该绘图示出根据常规平面器件的栅极偏置的电压稳健性(Vt2)。

图4B例示出根据一些实施例的绘图，该绘图示出根据FinFET器件的栅极偏置的Vt2，该FinFET器件被配置成在ESD事件期间提供局部电阻镇流器。

图5例示出一绘图，该绘图示出ESD设计窗口，以及与传统平面器件的Vt2相比，由使用局部镇流元件的各实施例的器件实现的较小Vt2的益处。

图6例示出根据本公开一些实施例的金属氧化物半导体场效应晶体管(MOSFET)的局部镇流的高级层示意图。

图7A例示出根据一些实施例的布局的俯视图，该布局示出使用沟槽接触(TCN)层和栅极接触(GCN)层形成的局部镇流电阻器。

图7B例示出根据一些实施例的图7A的侧视图的一部分，示出了其中添加虚设通孔以用于冷却的热点和区域。

图8例示出根据本公开一些实施例的用于具有局部镇流器的紧凑ESD MOSFET的布局和对应示意图。

图9例示出根据本公开一些实施例的绘图，该绘图示出与常规分立电阻器相比，局部镇流元件的有效性。

图10例示出根据本公开一些实施例的抗ESD I/O驱动器的一部分，示出了使用局部镇流元件的晶体管。

图11例示出根据本公开一些实施例的绘图，该绘图示出使用导致较小布局占地的局部镇流元件在Vt2上的改进。

图12例示出根据一些实施例的具有ESD电路局部镇流元件的智能设备或计算机系统或SoC(片上系统)。

具体实施方式