[实用新型]一种绝对电阻产生电路和芯片

说明书

技术领域

本实用新型涉及电路领域，特别是涉及一种绝对电阻产生电路和一种芯片。

背景技术

图1和图2分别是现有芯片中的两种差分输出电路。图1的差分输出电路中，NMOS管N1’和NMOS管N2’是输入管，输入信号IP1’和IN1’是差分信号，电路输出电压VP1’和VN1’的范围为(VDD’-I’*R1’)～VDD’。其中，如果NMOS管N1’导通，输出电压VN1’为VDD’-I’*R1’，输出电压VP1’为VDD’；如果NMOS管N2’导通，则输出电压VN1’为VDD’，输出电压VP1’为VDD’-I’*R1’。图2的差分输出电路中，PMOS管P1’和PMOS管P2’是输入管，图2的差分输出电路的输出电压IP2’和IN2’的范围为0～I’*R2’。

由上可知，图1和图2的差分输出电路电路中，需要电阻R1’和电阻R2’为高精度电阻，例如电阻误差范围在±5％以内的电阻。但是，现有芯片中，芯片内已有电阻的电阻误差范围通常在±20％，那么无法达到差分输出电路对电阻的要求。

实用新型内容

鉴于上述问题，本实用新型实施例的目的在于提供一种绝对电阻产生电路和一种芯片，以解决现有芯片内电阻无法达到差分输出电路对电阻的要求的问题。

为了解决上述问题，本实用新型实施例公开了一种绝对电阻产生电路，包括：

第一运算放大器，所述第一运算放大器的反相输入端与第一电压源模块相连，所述第一运算放大器的同相输入端与电流源模块相连；所述第一电压源模块提供恒定的第一电压，所述电流源模块提供恒定的电流；

第一MOS管，所述第一MOS管的第一端与所述第一运算放大器的同相输入端相连，所述第一MOS管的控制端与所述第一运算放大器的输出端相连；

第一电阻模块，所述第一电阻模块的一端与所述MOS管的第二端相连；所述第一MOS管的等效电阻和所述第一电阻模块的电阻作为所述绝对电阻产生电路的第一绝对电阻；

当所述第一MOS管为第一PMOS管时，所述第一电阻模块的另一端与第二电压源模块相连，所述电流源模块接地；所述第二电压源模块提供恒定的第二电压；

当所述第一MOS管为第一NMOS管时，所述电流源模块与所述第二电压源模块相连，所述第一电阻模块的另一端接地。

可选地，所述第一电阻模块包括第一电阻。

可选地，所述绝对电阻产生电路还包括：

第二MOS管，所述第二MOS管与所述第一MOS管镜像设置，所述第二MOS管的尺寸与所述第一MOS管的尺寸具有第一预设比例；

第二电阻模块，所述第二电阻模块与所述第二MOS管相连，所述第二电阻模块与所述第一电阻模块镜像设置，所述第二电阻模块的阻值与所述第一电阻模块的阻值具有所述第一预设比例；所述第二MOS管的等效电阻和所述第二电阻模块的电阻作为所述绝对电阻产生电路的第二绝对电阻。

可选地，所述第二电阻模块包括第二电阻。

为了解决上述问题，本实用新型实施例还公开了一种芯片，包括第一电压源模块、第二电压源模块、电流源模块和所述的绝对电阻产生电路。

可选地，所述第一电压源模块为带隙基准电压源。

可选地，所述第二电压源模块包括：

第二运算放大器，所述第二运算放大器的反相输入端与所述第一电压源模块相连；

第二PMOS管，所述第二PMOS管的源端与电源相连，所述第二PMOS管的控制端与所述第二运算放大器的输出端相连；

第三电阻模块，所述第三电阻模块的一端与所述第二PMOS管的漏端相连，所述第三电阻模块的另一端与所述第二运算放大器的同相输入端相连，所述第三电阻模块的一端和所述第二PMOS管的漏端提供恒定的第二电压；

第四电阻模块，所述第四电阻模块的一端与所述第三电阻模块的另一端相连，所述第四电阻模块的另一端接地。

可选地，所述第三电阻模块包括第三电阻，所述第四电阻模块包括第四电阻。

可选地，所述电流源模块包括：

第三运算放大器，所述第三运算放大器的反相输入端与所述第一电压源模块相连；

第三PMOS管，所述第三PMOS管的源端与所述第二电压源模块相连，所述第三PMOS管的控制端与所述第三运算放大器的输出端相连；

第五电阻模块，所述第五电阻模块的一端与所述第三PMOS管的漏端相连，所述第五电阻模块的另一端接地，所述第三PMOS管的漏端提供恒定的第一电流。

可选地，所述电流源模块还包括：