[发明专利]基于复合介质栅光敏探测器的2×2阵列布局及工作方法

说明书

本发明公开了一种基于复合介质栅光敏探测器的2×2阵列布局及工作方法。阵列由四个像元组成，每个像元包括一个感光晶体管和一个读取晶体管，这两者形成在同一P型半导体衬底上方，并均采用复合介质栅结构；四个读取晶体管的衬底连成正八边环形结构并位于阵列的中心；正八边环形结构的四条边中，未覆盖复合介质栅的衬底中形成四个两两相对且互呈直角的重掺杂N+区，其中两个相对的重掺杂N+区互连构成共享的N+源极，另外两个互连构成共享的N+漏极；四个感光晶体管位于正八边环形结构的外侧且处于四个未进行N+重掺杂区域的一侧。本发明可以显著提高光敏探测器的填充系数，实现高的满阱电荷容量，且与浮栅CMOS工艺兼容，易于制造。

技术领域

本发明涉及成像器件阵列版图布局，尤其涉及一种应用于可见光、红外的探测器阵列版图布局及其阵列的工作方法。

背景技术

CCD和CMOS-APS是当前最为常见的两种成像器件。较早出现的CCD，其基本结构是一组组串联而成的MOS电容，通过MOS电容上的脉冲时序控制半导体表面势阱的产生和变化，以此实现光生电荷的存储和转移读出，这种方法造成CCD的成像速度较慢，同时CCD对工艺的要求极高，使其成品率低，成本较大。CMOS-APS通常由一个感光二极管和三至六个晶体管组成，采用更多晶体管意味着具备更加复杂的功能，CMOS-APS采用X-Y寻址方式读取信号，因此其成像速度较CCD快，同时CMOS-APS与CMOS工艺兼容，易于与外围电路整合，但因其像元中包含多个晶体管，其像元的填充系数低，这使得CMOS-APS的满阱电荷量低，为保证高的成像质量，像元尺寸很难进一步缩小。

通过上述比较发现，如果CMOS-APS成像探测器具有高填充系数，则既可以提高探测器的成像质量，又可以缩小像元尺寸。在已有专利CN201210442007中，提出了一种基于复合介质栅MOSFET的双晶体管光敏探测器，该探测器通过两个晶体管将探测器信号的收集功能和读取功能分开，使得探测器的感光部分不需要制作源漏，可以有效地防止感光晶体管之间互相的干扰。

发明内容

针对以上现有技术中存在的技术问题，本发明通过优化光敏探测器阵列的版图布局，提出了一种基于复合介质栅MOSFET光敏探测器的2×2源漏共享型阵列版图布局方案，旨在提高光敏探测器的填充系数，尤其是针对小尺寸像元。本发明的另外一个目的是提供该2×2源漏共享型阵列的工作方法。

为实现上述发明目的，本发明采用的技术方案如下：

基于复合介质栅光敏探测器的2×2阵列布局，阵列由四个像元组成，每个像元包括一个感光晶体管和一个读取晶体管，感光晶体管和读取晶体管形成在同一P型半导体衬底上方，两者均采用复合介质栅的结构，所述复合介质栅自下而上依次为底层绝缘介质层、电荷耦合层、顶层绝缘介质层和控制栅极，其中，四个感光晶体管的电荷耦合层之间互不相连，四个感光晶体管的控制栅极之间互不相连；四个所述读取晶体管的衬底连成正八边环形结构，并位于2×2阵列的中心位置；正八边环形结构的四条边中，未覆盖复合介质栅的衬底中通过N+离子注入形成四个重掺杂N+区，四个重掺杂N+区两两相对且互呈直角，其中，两个相对的重掺杂N+区互连构成共享的N+源极，另外两个相对的重掺杂N+区互连构成共享的N+漏极；四个所述感光晶体管位于正八边环形结构的外侧且处于四个未进行N+重掺杂区域的一侧。

进一步地，每个像元中，所述感光晶体管和读取晶体管在衬底中通过浅槽隔离区隔开；所述感光晶体管的电荷耦合层和读取晶体管的电荷耦合层相连，所述感光晶体管的控制栅极和读取晶体管的控制栅极相连。

进一步地，四个所述感光晶体管之间在P型半导体衬底中使用浅槽隔离区隔开。

进一步地，所述感光晶体管的控制栅极面和衬底至少有一处为探测器所探测波长透明或半透明窗口。

进一步地，四个所述感光晶体管的控制栅极分别构成字线WL0、字线WL1、字线WL2和字线WL3，四个所述读取晶体管的漏极构成漏线DL，四个所述读取晶体管的源极构成源线SL。