[发明专利]晶体管级电路的验证方法、装置、设备及计算机可读存储介质

说明书

本发明提供了一种晶体管级电路的验证方法，首先，建立验证平台，验证平台能够模拟半导体存储器的晶体管级电路功能，之后，输入功能测试信号至晶体管级电路生成第一验证信号，并且输入功能测试信号至验证平台进行仿真，验证平台将第一验证信号和仿真结果进行比较，得到晶体管级电路的验证信息，不仅实现了对晶体管级电路的功能验证，提高了验证效率和准确率，还可以通过得到的验证信息对晶体管级电路进行修改。本发明还提供了一种晶体管级电路的验证装置、晶体管级电路的验证设备以及计算机可读存储介质。

技术领域

本发明涉及半导体存储领域，具体涉及一种晶体管级电路的验证方法，一种晶体管级电路的验证装置，一种晶体管级电路的验证设备，以及一种计算机可读存储介质。

背景技术

随着集成电路产业高速、持续发展，集成电路(IC，IntegratedCircuits)测试已成为集成电路设计、制造、封装以及应用过程中的重要环节，贯穿于IC的整个生产和应用过程中。通常利用验证平台对集成电路内部电路中的信号进行标准化测试，具体根据集成电路的标准协议并利用超高速集成电路硬件描述语言设计的专用集成电路(ASIC，ApplicationSpecific Integrated Circuits)来进行测试，利用ASIC进行标准化测试的过程是：根据微电子产业的领导标准机构固态技术协会，使用超高速集成电路硬件描述语言(VerilogHDL)描述可综合的寄存器级逻辑电路，创建一个用于寄存器转换级电路级(RTL，RegisterTransfer Level)的寄存器级逻辑电路测试，之后仿真RTL级电路功能，直到功能正确，之后使用软件将Verilog HDL转换成相应的电路，整个ASIC测试流程不模拟任何实际电路。

然而，动态随机存取存储器(DRAM，Dynamic Random Access Memory)中整体电路的面积和功耗要求比ASIC高很多，面积和功耗是直接影响制造成本的重要因素，采用ASIC一样的设计流程，难免造成面积的浪费和不必要的功耗，因此，DRAM设计只能采用晶体管级电路作为搭建电路最小单元。由于ASIC的标准单元验证方法中无需模拟电路，而晶体管级电路的DRAM在进行验证时，必须模拟实际电路，所以，ASIC信号验证方法并不适用于DRAM的验证方法。

因此，如何对DRAM中的晶体管级电路进行验证，是本领域技术人员急需要解决的技术问题。

发明内容

本发明提供一种晶体管级电路的验证方法、晶体管级电路的验证装置、晶体管级电路的验证设备以及计算机可读存储介质，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本发明的一个方面，提供了一种晶体管级电路的验证方法，应用于半导体存储器，包括：

建立验证平台，用于模拟所述半导体存储器中的晶体管级电路的功能；

将功能测试信号输入至所述晶体管级电路生成第一验证信号，并将所述第一验证信号提供给所述验证平台；

将所述功能测试信号输入至所述验证平台，以对所述功能测试信号进行仿真，并将所述仿真结果与接收的所述第一验证信号进行比较；以及

根据比较结果输出验证信息。

优选的，在上述晶体管级电路的验证方法中，所述根据比较结果输出验证信息的步骤包括：

若所述仿真结果与所述第一验证信号一致，则输出第一验证信息，其中，所述第一验证信息表示所述晶体管级电路的功能正确；以及

若所述仿真结果与所述第一验证信号不一致，则输出第二验证信息，其中，所述第二验证信息表示所述晶体管级电路的功能错误。

优选的，在上述晶体管级电路的验证方法中，所述第二验证信息包括时序功能错误信息和逻辑功能错误信息所构成群组中的其中至少一个。

优选的，在上述晶体管级电路的验证方法中，还包括：