[发明专利]应用列信号线的远端电路的存储器电路结构

说明书

本发明提供一种存储器电路结构，包括存储阵列、多条列信号线、驱动单元以及下拉电路，存储阵列包括多个存储单元，多个存储单元阵列分布。列信号线与沿直线纵向分布的多个存储单元连接，并具有近端和远端。驱动单元连接于列信号线的近端，用于通过列信号线驱动所述存储单元。下拉电路连接于列信号线的远端，使列信号线的远端嵌位在低电平。本发明的技术方案可以实现在存储器电路结构中的某条列信号线发生故障时，不会影响其他列信号线的正常工作，从而可以改善存储器的性能，提高存储器的良率。

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种应用列信号线的远端电路的存储器电路结构。

背景技术

存储器包括阵列分布的多个存储单元以及多条列信号线，其中，列信号线连接驱动单元以及沿直线纵向分布的存储单元，也就是说，列信号线贯穿多个存储单元从驱动单元(近端)一直延伸到远端，因此，列信号线非常长，容易发生故障，如完全断裂、部分断裂或部分短路。

当列信号线完全断裂时，测试过程容易检测出该问题，存储器需要直接报废。当列信号线部分断裂时，会显示出很大的电阻特性，导致存储器性能变差，时序性变差。当列信号线部分短路时，可能导致其他的信号或电源或地线上会出现一个大电阻的连接特性，影响存储器性能。

假设某条列信号线发生部分断裂或部分短路的故障，当相邻的列信号线被选中时，由于相邻列信号线之间会发生电容耦合，故障的列信号线的远端会被拉高，从而影响相邻的列信号线的正常工作；当该故障的列信号线被选中时，虽然它的近端被快速拉高或拉低，但其远端由于大电阻特性，很难被拉低，从而影响其他没有故障的列信号线的正常工作。

发明内容

为了解决或缓解现有技术中的一项或更多项技术问题，本发明实施例提供一种存储器电路结构，包括：

存储阵列，包括多个存储单元，所述多个存储单元阵列分布；

多条列信号线，所述列信号线与沿直线纵向分布的多个所述存储单元连接，并具有近端和远端；

驱动单元，连接于所述列信号线的近端，用于通过所述列信号线驱动所述存储单元；以及

下拉电路，连接于所述列信号线的远端，使所述列信号线的远端嵌位在低电平。

在一些实施例中，所述下拉电路包括下拉电阻，所述下拉电阻一端连接于所述列信号线的远端，另一端接地。

在一些实施例中，所述下拉电阻的电阻值的范围在5千欧至10千欧之间，包括端点值。

在一些实施例中，所述下拉电路包括MOS晶体管，所述MOS晶体管连接于所述列信号线的远端，当所述MOS晶体管导通时，所述列信号线的远端嵌位在低电平。

在一些实施例中，所述存储器电路结构还包括控制检测电路，所述控制检测电路的输入端连接于所述列信号线的远端，所述控制检测电路的输出端连接于所述MOS晶体管的栅极，所述控制检测电路用于检测所述列信号线是否故障，当检测到所述列信号线故障时，控制所述MOS晶体管导通。

在一些实施例中，所述MOS晶体管包括NMOS晶体管，所述NMOS晶体管的源极连接于所述列信号线的远端，所述NMOS晶体管的漏极接地；以及所述控制检测电路的输出端连接于所述NMOS晶体管的栅极，当检测到所述列信号线故障时，所述控制检测电路输出高电平信号。

在一些实施例中，所述控制检测电路包括：

PMOS晶体管，所述PMOS晶体管的栅极连接于第一控制信号，所述PMOS 晶体管的源极连接于电源电压，所述PMOS晶体管的漏极连接于所述列信号线的远端；

逻辑与门，具有两个输入端，所述两个输入端分别连接于所述PMOS晶体管的漏极以及第二控制信号；以及