[发明专利]一种半导体器件结终端扩展结构及制备方法

说明书

技术领域

本发明涉及半导体芯片制造工艺技术领域，特别是涉及一种半导体器件结终端扩展结构及制备方法。

背景技术

结终端扩展(Junction Termination Extension，简称“JTE”)技术最早由A.K.Temple等人提出，其作用是控制半导体高压器件的表面电场，一般应用于半导体高压功率器件。结终端扩展技术是在主结的周围制作一圈轻掺杂的P型区域。当主结反偏时，结终端扩展区域会同时被耗尽。此时就相当于在漂移区的耗尽区内部引入了负电荷，这些负电荷将耗尽区扩展，并且本身也能吸收一部分电场，从而减小主结边缘处的电场尖峰，进而提高器件的抗击穿能力。

最早的JTE为横向变掺杂技术(Variation of Lateral Doping，简称“VLD”)将终端区分为多区，靠近主结的JTE区保持较高的浓度，以减弱主结电场，最外区保持较低的浓度，从而降低自身的电场强度。

图1所示为一个采用了结终端扩展技术的半导体器件的俯视图，包括：高压功率器件的主结11，其内部包含大量元胞结构；结终端扩展结构12，即采用了结终端扩展技术的区域；及高压功率器件的截止环结构13。图2所示为主结11加单结终端扩展结构12的AA’向截面图及其电场图，从图2中可以看出，在主结11与N-外延14加以反向电压下，主结11边缘处的电场强度E(x)的最大值得到了有效地降低，提升了主结终端的耐压值；在所述结终端扩展结构12的边界，电场强度E(x)有峰值E0，且在所述截止环结构13的耗尽层边界131降低至零。图3展示了主结11加三区域结终端扩展结构12的AA’向截面图及其电场图，其中Q(x)表示掺杂离子数量，第一结终端扩展结构121区域的掺杂离子数量为Q1+Q2+Q3，第二结终端扩展结构122区域的掺杂离子数量为Q2+Q3，第三结终端扩展结构123区域的掺杂离子数量为Q3；从图中可以看出，在主结11边缘处的电场强度E(x)的最大值较图2主结加单结终端扩展结构进一步降低，更进一步提升了主结终端的耐压值；但同时我们也看到，在第一结终端扩展结构121、第二结终端扩展结构122、第三结终端扩展结构123突变的边界，在主结11与N-外延14加以反向电压下，电场强度E(x)仍有峰值，如图中E1、E2、E3，但峰值小于图2中的E0。

从工艺复杂性和成本考量，现有的技术对于实现结终端扩展，不再通过多次掺杂，而是利用一次掺杂，主要通过掩膜板将掺杂区域按不同比例实现开窗和遮挡。方法一，如图4所示，主结11的外围结终端扩展区上形成多个间隔分布且平行于所述主结11边缘的结终端扩展掺杂区12’，各结终端扩展掺杂区12’的间隔相等，且其宽度沿主结中心向边缘方向依次减小。方法二，如图5所示，主结11的外围结终端扩展区上形成多个间隔分布且垂直于所述主结11边缘的结终端扩展掺杂区12’，各结终端扩展掺杂区12’的间隔相等、长度不等，且掺杂区域的面积沿主结中心向边缘方向依次减小。如图6所示为现有技术制备的半导体器件AA’向截面图，包括衬底15，位于衬底15上的N-外延14，形成于所述N-外延14中的主结11及结终端扩展结构12，由于沿着主结中心向边缘方向的掺杂区域占终端扩展区域面积的比例不是按照连续线性地降低，而是呈现出阶梯性地降低，在离子再分布后，其等效于P1到Pn的多区域掺杂的结终端扩展结构，其注入浓度比例亦如图7所示呈阶梯性降低。

如前述，结终端扩展区的电场强度E(x)仍有峰值，因此如何进一步优化结终端扩展结构12的反向击穿电压，提高器件性能已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结终端扩展结构及制备方法，用于解决现有技术中主结终端区电场强度峰值高的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体器件结终端扩展结构，所述半导体器件结终端扩展结构至少包括：

衬底；

位于所述衬底上的外延层；

从所述外延层表面延伸至所述外延层内部的主结；以及

掺杂浓度沿所述主结中心向边缘方向连续递减的结终端扩展结构，所述结终端扩展结构从所述外延层表面延伸至所述外延层内部，且位于所述主结的侧壁；

其中，所述衬底及所述外延层具有第一导电类型，所述主结及所述结终端扩展结构具有第二导电类型。

优选地，所述主结深度大于所述结终端扩展结构的深度。

优选地，所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂。

优选地，所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂。