[发明专利]一种多处理器协同芯片性能评估系统及方法

说明书

本发明公开了一种多处理器协同芯片性能评估系统，所述系统包括有开短路检测模块、USB通信处理模块、PMU控制模块、信号扫描模块、电压控制模块、频率测量模块、测试指标评估模块、扩展测量模块。本发明可以在研发设计阶段控制多芯片进行性能指标参数测试评估，采用PC控制软件作为人机接口，利用并测方式将多种类别指标测试集成在一套系统内对芯片进行测试和评估，大幅提高测试效率。

技术领域

本发明属于芯片测试的技术领域，特别涉及双处理器控制、多组被测芯片同时测试的系统及方法。

背景技术

目前的芯片多项关键模拟指标在研发设计阶段不进行一体化检测，多项性能指标在多套系统中测试或者测试效率不高，给测试工作的实施带来了很大的不便；系统的测量精度不高和测试数据准确性差异等，存在误测误判的问题，加上芯片设计、工艺及封装等方面的因素影响，系统供给芯片所需的信号精度不够，对于准确的评估芯片性能带来了一定的困扰；采用单处理器结构的设计方法，由于其构造原因，只能串行顺序测试，存在测试效率低和测试时间高等问题，高测试时间对于产品交期也是一个问题；人工测试工作多多测试平台来协同完成测试工作，开销成本大且便捷性很差，需要掌握更多的技术细节对人员的技能要求较高，培训投入和系统维护等成本增加；传统装置输出电压不稳定，很容易被拉低，且没有自适应控制功能，不能有效的锁定输出电压，造成测试数据波动大、数据真实性差及重复性工作多等。

如专利申请201180026081.7则公开了一种允许更快速的并行执行控制处理而不会损害灵活性或可扩展性的多处理器系统。公开的多处理器系统设有一个或多个主处理器(10)、多个子处理器(30至3n)以及用于执行每个子处理器(30至3n)的执行控制的执行控制电路(20)；其中执行控制电路(20)设有用于每个子处理器的执行控制处理的执行控制用处理器(21)、用于每个子处理器的命令触发的控制总线输出装置、用于来自每个子处理器的状态通知的状态总线输入装置、用于评估状态通知是否与操作序列上接下来要发出的处理命令具有一对一依从关系并且要被高速处理的评估电路(24)、用于在要执行高速处理的情况下发出相应的处理触发命令的状态加速器(25)，以及用于利用执行控制处理器来处理状态通知的状态FIFO控制单元(26)。

然而，上述的多处理器并不能实现芯片测试，而是仅仅进行加速处理，提高系统的处理速度。无法解决现有芯片测试中不能精确测试芯片各指标项、不能给被测芯片提供较精确的信号源、外围电路较复杂、硬件成本高且维护难度增加等缺陷，制约了测试效率的提高。

发明内容

基于此，因此本发明的首要目地是提供一种多处理器协同芯片性能评估系统及方法，该系统及方法旨在开发出一个以ARM作为主控，FPGA作为协处理器的双CPU控制结构，同时对多个芯片性能特性进行测试和评估，包含开路、时钟频率等参数测试的系统及方法，整个过程自动化程度较高，系统兼容性好移植性高，具备高性能、高测试效率、维护便捷等特点。

本发明的另一个目地在于提供一种多处理器协同芯片性能评估系统及方法，该系统及方法采用自动化测试技术，电压自适应控制技术，整个芯片性能指标测试和评估过程无需人为参与，能够自动完成芯片参数数据归类、数据收集并分析。

为实现上述目的，本发明的技术方案为：

一种多处理器协同芯片性能评估系统，其特征在于所述系统包括有开短路检测模块、USB通信处理模块、PMU控制模块、信号扫描模块、电压控制模块、频率测量模块、测试指标评估模块、扩展测量模块，其中，

所述开短路检测模块，主要是完成对被测芯片管脚是否接触良好进行检测，系统检测到接触不良的芯片，提示用户重新放置，以确保测试数据的有效性；

所述USB通信模块主要负责上下位机的数据和命令传输，发送系统命令数据和接收PC控制软件发送的命令数据；