[发明专利]一种基于单SSTL电路产生C_PHY信号的装置有效
| 申请号： | 201711294528.4 | 申请日： | 2017-12-08 |
| 公开（公告）号： | CN109905118B | 公开（公告）日： | 2023-03-28 |
| 发明（设计）人： | 余广得;许恩;钟凡 | 申请（专利权）人： | 武汉精立电子技术有限公司 |
| 主分类号： | H03K19/0175 | 分类号： | H03K19/0175 |
| 代理公司： | 武汉开元知识产权代理有限公司 42104 | 代理人： | 黄行军 |
| 地址： | 430070 湖北省武汉市*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 sstl 电路 产生 c_phy 信号 装置 | ||
1.一种基于单SSTL电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一SSTL电路和第二SSTL电路，所述FPGA具有供第一SSTL电路输出的第一引脚(5)，所述FPGA具有供第二SSTL电路输出的第二引脚(6)，所述第一引脚(5)后串联有三电平产生及电压调节电路和第一运放电路，所述第二引脚(6)后串联有第二运放电路，所述第一SSTL电路、三电平产生及电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述第二SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端；
所述三电平产生及电压调节电路包括串联于第VCC与地之间的电阻R1、电阻R2和电阻R3；
所述第一运放电路包括第一运算放大器U1、电阻R4和电阻R5；
所述第二运放电路包括第二运算放大器U2和电阻R6；
其中，第一运算放大器U1的输出端为HS信号输出端，第二运算放大器U2的输出端为LP信号输出端。
2.如权利要求1所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述电阻R1一端与VCC连接，另一端与第一引脚(5)连接。
3.如权利要求2所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第一运算放大器U1的正向信号输入端接入至电阻R2和电阻R3之间，所述第一运算放大器U1的反向信号输入端通过电阻R5连接有REF参考源，所述电阻R5的另一端与第一运算放大器U1的输出端之间连接电阻R4。
4.如权利要求1所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第二引脚(6)与第二运算放大器U2的正向信号输入端连接，所述第二运算放大器U2的反向信号输入端通过电阻R6与第二运算放大器U2的信号输出端连接。
5.如权利要求1所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第一SSTL电路包括串联在VCC与地之间的第一MOS管(7)和第二MOS管(8)，所述第一MOS管(7)的源极与VCC连接，栅极与FPGA的第一控制端(1)连接，所述第二MOS管(8)的源极与地连接，栅极与FPGA的第二控制端(2)连接，所述第一MOS管(7)和第二MOS管(8)的漏极共同构成第一SSTL电路的信号输出端。
6.如权利要求1所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第二SSTL电路包括串联在VCC与地之间的第三MOS管(9)和第四MOS管(10)，所述第三MOS管(9)的源极与VCC连接，栅极与FPGA的第三控制端(3)连接，所述第四MOS管(10)的源极与地连接，栅极与FPGA的第四控制端(4)连接，所述第三MOS管(9)和第四MOS管(10)的漏极共同构成第二SSTL电路的信号输出端。
7.如权利要求5所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第一MOS管(7)为P沟道MOS管，第二MOS管(8)为N沟道MOS管。
8.如权利要求6所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第三MOS管(9)为P沟道MOS管，第四MOS管(10)为N沟道MOS管。
9.如权利要求1所述基于单SSTL电路产生C_PHY信号的装置，其特征在于：所述第一运放电路的放大倍数为两倍。
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