[发明专利]适应前端高速处理的累加器和功率谱累加器及其累加方法

说明书

本发明公开了适应前端高速处理的累加器，累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；帧数判断模块：当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

技术领域

本发明涉及数据处理领域，特别涉及一种适应前端高速处理的累加器和功率谱累加器及其累加方法。

背景技术

传统的累加计算一般在嵌入式处理器(DSP、ARM、POWERPC等)中完成，方法如下：处理器首先从板载内存(或处理器自身存储器)读取数据，然后将数据拆分成若干数据包并将进行累加操作，累加完成后，再求取平均值。上述现有技术的数据处理流程大致为：前端信号处理设备将数据整体获取后分为多个数据包，并按数据包的顺序缓存在一个板载内存中，在执行累加时，先处理一个数据包内的数据进行累加，累加完成后再获得下一个数据包的累加处理，直到所有数据都完成累加，一般一个数据包内包含多帧数据，即将多帧数据划为一组，进行统一调用。例如专利公开号为CN102033732A的技术方案，其结构中包括一个浮点加法器单元、N个中间结果缓冲器单元、输入控制单元、输出控制单元，其中输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，其数据在输入时，原始浮点数据以M＝2N+1个数据为一组被累加，即前端信号处理设备获得数据被切分成多组，但一组数据被累加时，该组内的M个数据同时输入到输入控制单元，以8个数据为例，其在第一个时隙内将第1个数据和第2个数据相加、第3个数据和第4个数据相加、第5个数据和第6个数据相加、第7个数据和第8个数据相加，相加结果储存在第一个缓存中，在输入控制单元中调用第一个缓存的内容后再次进行相加，即在第2个时隙内将第1个数据和第2个数据的相加结果与第3个数据和第4个数据的相加结果再次相加，第5个数据和第6个数据的相加结果与第7个数据和第8个数据的相加结果再次相加，相加的结果储存到第2个缓存中，同样的，在输入控制单元中调用第二个缓存的内容后再次进行相加，最终输出相加结果。

上述举例专利中同样存在输入控制单元实际是一个缓存设备，需要同时储存多组M个数据以及各级浮点累加运算的中间结果数据，而随着高速数据采集系统的快速发展，前端信号速率越高，也就是说，若后端的加法器的运算速度跟不上采集系统的采集数据量，则会造成类似堵车的效果，即像上述现有技术那样的缓存设备(输出控制单元)中的数据越来越多，为了解决这个问题，需要对处理器处理速度要求也越高，因此CN102033732A的技术方案采用的FPGA这样的高速处理器，在保证处理速度高速的情况下才能避免中间缓存设备(输出控制单元)中的数据越来越多，还有一种方法是加大缓存设备(输出控制单元)的容量，因此同时对板载内存(或处理器自身存储器)的容量的要求也会相应提高。

总结上述现有技术来说，现有技术都是依赖于先储存后调用相加的设计思想，但这种方法必须依赖器件高速处理的能力、和大容量的缓存设计，而对于先进的处理器而言，其技术核心对我国处于技术封锁的状态，我国的工程人员在面临前端高速采样技术时，难以突破国外高速处理器件封锁问题，难以找到合适高速处理器和大容量缓存器件。

发明内容

本发明的目的在于提供适应前端高速处理的累加器和功率谱累加器及其累加方法及其通道切换方法，采用采用切换开关复用的继电器，实现了绝缘和导通电阻能在同一个测量系统中进行测量。

本发明通过下述技术方案实现：

适应前端高速处理的累加器，至少包括以下部分：