[发明专利]半导体封装结构及其形成方法

说明书

本发明提供了一种半导体封装结构及其形成方法，该半导体封装结构包含一封塑层，一芯片模组，至少一辅助导电模块及一重布层。该芯片模组是包覆于该封塑层内，该芯片模组包含一芯片。该至少一辅助导电模块中，每一辅助导电模块包含多个辅助导电凸块及一模封层，该模封层用以包覆该多个辅助导电凸块。该重布层设置于该封塑层上，该重布层用以电连接该芯片模组的该芯片及该至少一辅助导电模块。本发明通过辅助导电模块可以降低工艺难度并改善良率。

技术领域

本发明是关于一种封装方法，尤指一种半导体封装结构及其形成方法。

背景技术

扇出型(fan-out)芯片具有一连接结构，可连接于小接脚间距芯片至大接脚间距基板之间。该连接结构的功能类似于硅穿孔(TSV)中介载板，且制造扇出型芯片的成本低于使用硅穿孔中介载板。当制造高脚数的复杂芯片时，封装集成实为不易。若采用硅穿孔中介载板，成本可能过高，若使用高密度基板，成本也不易控制。

图1是现有技术的扇出型封装结构100的示意图。扇出型封装结构100包含芯片110c、基板120及模封层110m。芯片110c包含多个介面11101至11104。基板120包含第一面120a，第二面120b，形成于第一面120a的第一介面11201至11204，形成于第二面120b的第二介面11201’至11204’。第一介面11201至11204是连接于芯片110c的介面11101至11104，且第一介面11201至11204是对应于第二介面11201’至11204’。

第二介面11201’至11204’的相邻两介面的间距L，是大于第一介面11201至11204的相邻两介面的间距。因此，举例而言，若芯片110c是扇出型芯片且具有高脚数时，其扇出型结构能增大间距，以改善良率。但本领域仍须具有成本竞争力，且可支援嵌入两个或更多个芯片的封装结构。

发明内容

本发明提供一种半导体封装结构及其形成方法，以改善良率。

本发明实施例提供一种半导体封装结构，包含一封塑层，一芯片模组，至少一辅助导电模块及一重布层。该芯片模组用以包覆于该封塑层内，该芯片模组包含一芯片。该至少一辅助导电模块中，每一辅助导电模块包含多个辅助导电凸块及一模封层，该模封层用以包覆该多个辅助导电凸块。该重布层设置于该封塑层上，该重布层用以电连接该芯片模组的该芯片及该至少一辅助导电模块。

本发明实施例提供一种形成半导体封装结构的方法，包含提供一载板；于该载板上设置一芯片模组，该芯片模组包含一芯片；于该载板上形成至少一辅助导电模块，每一辅助导电模块包含多个辅助导电凸块及一模封层，该每一辅助导电模块的该模封层是用以包覆该多个辅助导电凸块；于该载板上形成一封塑层，该封塑层用以包覆该芯片模组及该至少一辅助导电模块；于该封塑层上形成一重布层，该重布层是用以电连接该芯片模组的该芯片及该至少一辅助导电模块；及移除该载板。

本发明由于辅助导电模块数量可弹性调整，且辅助导电模块的导电层可随需求被设计及图案化，故设计弹性得以提升。藉由预先制造的辅助导电模块，封装结构的设计及制造复杂度皆可下降，可防止高凸块崩倒导致的良率损失。由于导电模块预先制造之后，可执行目视或电性等测试，将有瑕疵的导电模块先剔除，故封装良率可改善，藉由将测试后品质良好的导电模块用于后续的封装制造工艺，可提高整体良率。藉使用辅助导电模块，可降低成本及制造工艺难度。

附图说明

图1是现有技术的扇出型封装结构的示意图。

图2至图13是本发明实施例中，制造多个芯片模组的制造工艺图。

图14至图21是本发明实施例中，制造多个辅助导电模块的制造工艺图。

图22至图27是本发明实施例中，制造多个半导体封装的制造工艺图。

图28是本发明实施例中，封装结构的示意图。