[发明专利]可主动回写的分级指令存储器结构容错方法和装置

说明书

本发明提供可主动回写的分级指令存储器结构容错方法和装置，装置包括分级指令存储器、指令纠检错模块、指令字寄存器和指令地址寄存器；方法包括1.处理器启动运行；2.从分级指令存储器中取出指令字数据；3.指令字数据送入指令纠检错模块；4.判断纠检错结果“无错误或发生可纠正错误”；是，继续步骤5；否，转步骤10；5.将指令字写入指令字寄存器；6.更新指令地址寄存器；7.判断发生可纠正错误；是，继续步骤8；否，转步骤9；8.将指令字数据回写分级指令存储器；9.处理结束；转步骤2，处理下一条指令地址；10.指令字数据发生不可纠正错误，处理器挂起。本发明实现了指令和指令存储器的容错，具有较小的硬件代价。

技术领域

本发明属于微处理器设计领域，涉及高可靠、高性能处理器容错结构设计，具体为可主动回写的分级指令存储器结构容错方法和装置。

背景技术

片上存储器是处理器内的敏感单元。片上存储器通常占用了整个处理器中大量的面积，易受到高能粒子、宇宙射线等因素的影响。尤其是随着集成电路的特征尺寸急剧缩小，不断降低的电源电压、不断提高的工作频率、持续减小的节点电容和高速增长的芯片晶体管容量使得存储器单元对工作环境越来越敏感。因此，为了提高处理器的可靠性，片内存储器需要进行容错加固。而且在许多要求可靠性要求并不高的处理器中，片上存储器的容错加固是保障可靠性的必要条件。对于面向宇航应用等具有辐射环境的处理器而言，为了保证任务的可靠性，尤其需要对片上存储器进行容错加固处理。对于面向图像信号、数字信号处理的处理器，由于其内部保存核心算法指令数据的指令存储器的更新频率远低于数据存储器，更加重了指令存储器受到辐照环境下单粒子错误累积、总剂量效应等方式的影响。

从体系结构级对片上指令存储器进行加固，可以使存储单元从被打翻的状态纠正回正确状态，并且可以保持对上层软件的透明性，是存储器可靠性设计中优先的方法。当访问的数据发现错误时，数据块强制设置为“缺失”，处理器核“挂起”并从外部重新加载数据至片上存储器，如文献[Gaisler,2002]公开的“A portable and fault-tolerantmicroprocessor based on the sparc v8 architecture”中对一级程序和数据片上存储器采用奇偶校验码检错。由于奇偶校验只能检测错误，当发生存储器(包括数据存储器和指令存储器)内数据错误时，处理器就将当前缓存块作废，并从外部存储器重新加载数据。这种“被动”方法不仅让处理器等待指令的重新加载，而导致性能下降；并且对于片上集成多核处理器，通过片上总线或片上网络(NoC)从共享存储器或外部存储器中重新加载数据，会导致“重加载”传输和正常的数据传输竞争片上带宽。多数数字信号处理器都只有一级存储器结构，设置独立的程序存储器和数据存储器，如Freescale公司2005年公开的“MSC8102Technical Data”，Philips公司2000年公开的“TriMedia TM-1300”，Texas Instruments公司2000年公开的“TMS320C6000 CPU and Instruction Set Reference Guide”，其对片上指令存储器不及时更新回写，会导致存储器错误的累积效应。另外，对于宇航嵌入式处理器应用中，禁用片上指令存储器的极端方法，会带来很大的性能损失。

进一步地，数字信号、图像处理的操作大都是规则的数据流操作。在处理器实现时，为了提高数据处理吞吐率，加速算法执行，往往将规则的操作作为核心算法指令实现，这样就可以使一条指令控制实现多个微操作。这样就导致核心算法指令需要有多个控制字段，指令编码字段较长；而一般指令功能简单，编码字段较短。这进一步增加了数字信号处理器指令的脆弱性，因为一旦区分长短指令的字段出现错误，将会使数字信号处理器无法按正确的宽度区分和访问后续指令，导致程序执行异常。

发明内容

针对现有技术中存在的问题，本发明提供一种可主动回写的分级指令存储器结构容错方法和装置，将纠检错后的指令数据“主动”写回分级指令存储结构中，对使用频度高的指令具有较高的刷新频率，并将指令数据在线纠检错后立即送入处理器，解决指令存储器的错误累积问题。