[发明专利]基于多FPGA有源配电网多速率实时仿真器同步机制设计方法

说明书

一种基于多FPGA有源配电网多速率实时仿真器同步机制设计方法：在有源配电网实时仿真器的上位机中，将待仿真的有源配电系统分为若干子系统，将各子系统相关信息下载到对应FPGA中；在FPGA中选择一个主FPGA，其余为从FPGA；设置仿真时刻并启动仿真；仿真时间向前推进一个步长；主FPGA以同步信号最小间隔为间隔生成连续脉冲信号并延迟n个时钟周期，经脉冲检测后形成主FPGA仿真开始信号；从FPGA接收到脉冲信号后进行脉冲检测，形成从FPGA仿真开始信号；主FPGA与从FPGA在自身仿真开始信号驱动下完成仿真计算；本发明能够保证各个FPGA以多速率同步运行，为多FPGA联合实时仿真奠定基础。

技术领域

本发明涉及一种多速率实时仿真器同步机制设计方法。特别是涉及一种基于多FPGA有源配电网多速率实时仿真器同步机制设计方法。

背景技术

随着分布式电源、储能装置、微电网等配电侧各种资源的大量接入，有源配电网的组织结构和运行特性发生了较大的变化。有源配电网的新特点使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比存在较大差异。在仿真分析层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。

有源配电网详细动态特性的分析与研究仅依靠离线暂态仿真是不够的，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)环境中进行，必须借助实时仿真器实现。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital Signal Processor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。

有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、仿真速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制、电力电子变流器的控制增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值稳定性。

FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。

根据有源配电网结构特征，通过系统分割、并行求解以降低解算规模，将分割后各子系统的求解任务分配到多片FPGA上，是提升计算速度、保证仿真实时性的有效手段。考虑到分割后的各子系统可能具有不同时间尺度的动态特性，如果整个系统采用相同的仿真步长，则步长大小的选择会受到快子系统时间常数的限制，难以保证仿真的实时性。另一方面，各子系统的求解规模以及解算难易程度不同，实际解算时间往往不同，如果设置统一的仿真步长，则各FPGA会相互等待至所有FPGA完成解算任务，造成时间冗余，增加仿真时间。因此针对不同子系统，采用与之相适应的仿真步长，可有效节省整个系统的仿真时间，满足实时仿真需求。

在多FPGA实时仿真系统中，各FPGA以独立时钟晶振驱动运行，由于每个FPGA的晶振不同，时钟之间有极细微偏差，该偏差会导致各个FPGA的仿真步长的差异，随着仿真时间的推进，差异越来越大，最终导致FPGA之间失去同步，数据传输混乱，极大地影响仿真结果的正确性与仿真器的可靠性。因此，本发明提出了一种基于多FPGA有源配电网多速率实时仿真器同步机制。