[发明专利]基于多FPGA有源配电网多速率实时仿真器同步机制设计方法

权利要求书

1.基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，包括如下步骤：

1)在由N个FPGA构成的有源配电网实时仿真器的上位机中，其中N＞1，将待仿真的有源配电系统依据拓扑连接关系及FPGA的计算资源划分为N个子系统，每个子系统对应一个FPGA，读取各子系统元件的基本参数，形成各子系统电气部分的节点电导矩阵和控制部分的计算矩阵，将各子系统的相关信息分别下载到对应的FPGA中；

2)根据仿真器中各FPGA之间的连接关系，选择一个与其余FPGA均连接的FPGA作为主FPGA，其余FPGA作为从FPGA，根据各子系统在FPGA中的实际求解时间，设定同步信号最小间隔为Δtmin，所有FPGA实时仿真步长的最小公倍数为仿真器仿真步长Δt，主FPGA的实时仿真步长为T0，主FPGA的实时仿真步长T0是最小间隔Δtmin的P0倍，仿真器仿真步长Δt是主FPGA的实时仿真步长T0的Q0倍，第i个从FPGA的实时仿真步长为Ti，第i个从FPGA的实时仿真步长Ti是同步信号最小间隔Δtmin的Pi倍，仿真器仿真步长Δt是第i个从FPGA的实时仿真步长Ti的Qi倍，其中i＝1，2，...，N-1；

3)在主FPGA中设置一个计数器counter0并置0，在第i个从FPGA中设置一个计数器counteri并置0，设定仿真终止时间；

4)设置初始仿真时间t＝0，启动仿真；

5)仿真时间向前推进一个步长，t＝t+Δt；

6)在主FPGA中，以同步信号最小间隔Δtmmin为间隔，生成P0×Q0个连续脉冲信号，在所有脉冲信号开始时刻生成并发送由三个16位自定义同步信号控制字和1位控制信号构成主FPGA的同步信号到各从FPGA中，所述三个16位自定义同步信号控制字和1位控制信号的传输时间为n个时钟周期，将脉冲信号延迟n个时钟周期后作为主FPGA的同步信号；

7)各从FPGA接收到主FPGA的同步信号后，将所述的1位控制信号读取出来，形成脉冲信号，作为各从FPGA的同步信号；

8)对主FPGA的同步信号进行脉冲检测，形成主FPGA的仿真开始脉冲信号；

9)对FPGA的同步信号进行脉冲检测，形成从FPGA的仿真开始脉冲信号；

10)主FPGA在自身仿真开始脉冲信号的驱动下，完成Q0步仿真计算，从FPGA在自身仿真开始脉冲信号的驱动下，完成Qi步仿真计算；

11)判断实际仿真时间是否达到步骤5)中所述的仿真时间t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；

12)判断实际仿真时间是否达到设定的仿真终止时间，如达到设定的仿真终止时间，则仿真结束，否则返回步骤5)。

2.根据权利要求1所述的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，步骤8)中所述的脉冲检测，是在主FPGA中检测到同步信号的上跳沿时，计数器counter0计数值加1，当计数器counter0计数值等于P0时，主FPGA生成仿真开始脉冲信号，计数器counter0计数值置0。

3.根据权利要求1所述的基于多FPGA有源配电网多速率实时仿真器同步机制设计方法，其特征在于，步骤9)中所述的脉冲检测，是第i个从FPGA中检测到同步信号的上跳沿时，计数器counteri计数值加1，当计数器counteri计数值等于Pi时，第i个从FPGA生成仿真开始脉冲信号，计数器counteri计数值置0。