[发明专利]对电子装置执行信号控制的装置及方法

说明书

技术领域

本发明涉及对片上系统(System on Chip,SoC)架构和存储芯片之间的信号进行时序控制的技术，更具体地，涉及一种对电子装置执行信号控制的装置及方法。

背景技术

在现有技术中，半导体芯片可以整合在一起并封装在同一封装体内，以减小印刷电路板的尺寸和/或电子装置的尺寸。以SOC架构为例，半导体芯片可包括SOC芯片以及随机存取存储器(Random Accesss Memory,以下简称为RAM)芯片，其中，SOC芯片的四个边的附近具有多个存储接口终端(memory interface terminal)，且RAM芯片的四个边的附近设置有多个存储接口终端。在现有技术中，RAM芯片可设置在SOC芯片上，而RAM芯片的存储接口终端可与SOC芯片的存储接口终端通过焊接(soldering)方式实现电连接。但是，这会出现一些问题。例如，不同长度的线路可能导致信号的偏移(skew)问题。特别是，在两条线路的长度之间的差距达到数千微米(micrometer)的情形下，例如，将很难进行时序的分配。因此，需要开发设计一种新的方法，以加强对具有封装在一起的多个半导体芯片的电子装置的存储接口控制，从而保证电子装置的整体性能。

发明内容

基于以上问题，本发明提供了一种对电子装置执行信号控制的装置及方法。

根据本发明的第一方面，提供一种对电子装置执行信号控制的装置，所述装置包括所述电子装置的至少一部分，所述装置包括：多个时钟缓冲器对，其串联地电连接在一起并设置在所述电子装置的集成电路的特定电路中，其中，所述多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用于分配所述集成电路的基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻所述普通传输路径的返回路径，且所述普通传输路径的末端被作为所述特殊传输路径的起点；以及相位检测器，耦接于所述多个时钟缓冲对，并设置在所述集成电路中，用以对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。

根据本发明的第二方面，提供一种对电子装置执行信号控制的方法，所述方法包括以下步骤:利用多个时钟缓冲器对来传输所述电子装置的集成电路的基准时钟信号，所述多个时钟缓冲器对串联地电连接并设置在所述集成电路的特定电路中，其中，所述时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用以分配所述集成电路的所述基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻于所述普通传输路径的返回路径，且所述普通传输路径的末端被用作所述特殊传输路径的起点；以及利用所述集成电路中的相位检测器对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。

本发明提供的对电子装置执行信号控制的装置及方法，以恰当地解决信号的偏移问题，以保证电子装置的整体性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本发明实施例的对电子装置执行存储接口控制的装置的示意图。

图2为根据本发明另一实施例的对电子装置执行存储接口控制的装置的示意图。

图3为根据本发明另一实施例的对电子装置执行存储接口控制的装置的示意图。

图4为根据本发明实施例的对电子装置执行存储接口控制的装置的示意图。

图5为根据本发明实施例的对电子装置执行存储接口控制的方法的流程图。

图6为根据本发明实施例的与图5所示的方法有关的控制方案的相关波形图。

图7为根据本发明另一实施例的与图5所示的方法有关的控制方案的相关波形图。

图8为根据本发明实施例的于图7所示的控制方案的减速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。