[发明专利]一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件有效
申请号: | 201711101434.0 | 申请日: | 2017-11-10 |
公开(公告)号: | CN107658295B | 公开(公告)日: | 2023-09-29 |
发明(设计)人: | 顾晓峰;马艺珂;梁海莲;丁盛 | 申请(专利权)人: | 江南大学 |
主分类号: | H01L27/02 | 分类号: | H01L27/02 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 214122 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 对称 双栅控 二极管 触发 scr 结构 双向 esd 保护 抗闩锁 器件 | ||
1.一种全对称双栅控二极管触发SCR结构的双向ESD保护抗闩锁器件,其包括由寄生P阱电阻、双栅控二极管构成的阻容耦合辅助触发路径和纵向偏置NPN的高维持电压路径,还具有双向ESD防护的全对称双栅控二极管触发SCR结构,不仅能降低器件的触发电压,提高器件的维持电压,还具有强ESD鲁棒性,可实现ESD脉冲的双向防护,其特征在于:主要由P衬底(101)、P外延(102)、第一N阱(103)、P阱(104)、第二N阱(105)、第一N+注入区(106)、第一P+注入区(107)、第二N+注入区(108)、第二P+注入区(109)、第三N+注入区(110)、第三P+注入区(111)、第四N+注入区(112)、第一多晶硅栅(114)及其覆盖的第一薄栅氧化层(113)和第二多晶硅栅(116)及其覆盖的第二薄栅氧化层(115)构成;
所述P外延(102)在所述P衬底(101)的表面区域;
在所述P外延(102)的表面区域从左至右依次设有所述第一N阱(103)、所述P阱(104)和所述第二N阱(105),所述P外延(102)的左侧边缘与所述第一N阱(103)的左侧边缘相连,所述第一N阱(103)的右侧与所述P阱(104)的左侧相连,所述P阱(104)的右侧与所述第二N阱(105)的左侧相连,所述第二N阱(105)的右侧与所述P外延(102)的右侧边缘相连;
在所述第一N阱(103)的表面区域从左至右依次设有所述第一N+注入区(106)、所述第一P+注入区(107);
所述第二N+注入区(108)横跨在所述第一N阱(103)和所述P阱(104)的表面区域;
在所述P阱(104)的表面区域从左至右依次设有所述第一多晶硅栅(114)及其覆盖的所述第一薄栅氧化层(113)、所述第二P+注入区(109)、所述第二多晶硅栅(116)及其覆盖的所述第二薄栅氧化层(115),所述第一多晶硅栅(114)及其覆盖的所述第一薄栅氧化层(113)的左侧与所述第二N+注入区(108)的右侧相连,所述第一多晶硅栅(114)及其覆盖的所述第一薄栅氧化层(113)的右侧与所述第二P+注入区(109)的左侧相连,所述第二P+注入区(109)的右侧与所述第二多晶硅栅(116)及其覆盖的所述第二薄栅氧化层(115)的左侧相连,所述第二多晶硅栅(116)及其覆盖的所述第二薄栅氧化层(115)的右侧与所述第三N+注入区(110)的左侧相连;
所述第三N+注入区(110)横跨在所述P阱(104)与所述第二N阱(105)的表面区域;
所述第一多晶硅栅(114)及其覆盖的所述第一薄栅氧化层(113)和所述第二多晶硅栅(116)及其覆盖的所述第二薄栅氧化层(115)的长度满足制备工艺的最小特征尺寸,所述P阱的长度仅需满足器件的最小设计规则,可增大寄生NPN管的倍增系数,提高器件的维持电压;
在所述第二N阱(105)的表面区域从左至右依次设有所述第三P+注入区(111)、所述第四N+注入区(112);
所述第一N+注入区(106)与第一金属(201)相连,所述第一P+注入区(107)与第二金属(202)相连,所述第一多晶硅栅(114)与第三金属(203)相连,所述第二P+注入区(109)与第四金属(204)相连,所述第二多晶硅栅(116)与第五金属(205)相连,所述第三P+注入区(111)与第六金属(206)相连、所述第四N+注入区(112)与第七金属(207)相连;
所述第一金属(201)和所述第二金属(202)均与第八金属(208)相连,从所述第八金属(208)引出第一电极(211),用作器件电极的第一接触端;
所述第六金属(206)和所述第七金属(207)均与第十金属(210)相连,从所述第十金属(210)引出第二电极(212),用作器件电极的第二接触端;
所述第三金属(203)、所述第四金属(204)和所述第五金属(205)均与第九金属(209)相连,从所述第九金属(209)引出第三电极(213),用作器件栅极的栅控端。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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