[发明专利]集成电路制造方法

说明书

本公开提供一种集成电路制造方法，包括接收一集成电路的一第一目标图案，第一目标图案包括两个第一目标特征及两个第二目标特征。基于第一目标图案及一定向自组装工艺，导出一第二目标图案，其中第一目标图案将通过一工艺所产生，上述工艺包括执行定向自组装工艺，定向自组装工艺使用从第二目标图案所导出的一引导图案。第二目标图案包括一第三特征及一第四特征。第三特征被设计以使用定向自组装工艺产生两个第一目标特征，并且第四特征被设计以使用定向自组装工艺产生两个第二目标特征。插入一或多个次定向自组装解析辅助特征到第二目标图案，一或多个次定向自组装解析辅助特征连接第三特征及第四特征。

技术领域

本公开实施例涉及集成电路制造方法，特别涉及对光掩模工艺准备具 有考量定向自组装的设计数据的方法。

背景技术

因不断微缩特征尺寸，普通的光刻工艺(193i)已达到其极限，复数替代 方式已显露。在复数替代方式中，定向自组装被证实为一个有潜力的候选 者，以在大区域产生周期性图案，例如在一集成电路的一接触层中的接触 孔或穿孔。这些图案通常很小，在传统的工艺中成为挑战。在一典型定向 自组装(directed self-assembly；DSA)工艺中，一引导图案(也称为模板)通过 一光刻工艺形成在一晶片上，一嵌段共聚物(block copolymer)继之沉积到引 导图案中并退火以形成聚合柱状物。接着，聚合柱状物被用在后续晶片工 艺，例如形成接触孔。

然而，基于定向自组装的现存制造流程不能完全地满足。举例来说， 引导图案的形状与尺寸通常没对定向自组装工艺进行最佳化。在另一范例 中，即使次解析辅助特征(sub-resolution assistant features；SRAF)在过去 已被使用以改进光刻效能，次解析辅助特征的使用及设计也没对定向自组 装工艺进行最佳化。需要在这些领域有所改进。

发明内容

本公开根据一些实施例提供一种集成电路制造方法，其包括接收一集 成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两 个第二目标特征；基于上述第一目标图案及一定向自组装工艺，导出一第 二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括 执行上述定向自组装工艺，上述定向自组装工艺使用从上述第二目标图案 所导出的一引导图案，其中上述第二目标图案包括一第三特征及一第四特 征，上述第三特征被设计以使用上述定向自组装工艺产生上述两个第一目 标特征，并且上述第四特征被设计以使用上述定向自组装工艺产生上述两 个第二目标特征；以及插入一或多个次定向自组装解析辅助特征(sub-DSA resolution assistant features；SDRAF)到上述第二目标图案，上述一或多个 次定向自组装解析辅助特征连接上述第三特征及上述第四特征，其中上述 导出步骤及一上述插入步骤中的至少一者系通过一电脑所执行。

附图说明

本公开从后续实施例以及附图可以更佳理解。须知示意图为范例，并 且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论 述。

图1为依据本公开实施例的有考量定向自组装的集成电路制造系统及 相关集成电路(IC)制造流程示意图。

图2为依据本公开实施例的更详细的考量定向自组装设计流程示意图。

图3A至图3H为依据本公开一些实施例的在考量定向自组装设计流程 中多个站点的设计图案的示意图。

图4为依据本公开一些实施例的在图1中执行考量定向自组装设计流 程的操作更详细的光掩模生产流程图。

图5为依据本公开一些实施例的晶片厂的操作流程图。

附图标记说明：

100～集成电路制造系统；

120～集成电路设计厂；

122～目标布局；