[发明专利]一种阱局部高掺的MOS型器件及制备方法

说明书

本发明公开了一种阱局部高掺的MOS型器件及制备方法，包括衬底，衬底上方为阻挡层，阻挡层上方沟道两侧依次离子注入形成阱区域、多层阱局部高掺区域和源极高掺区域；多层阱局部高掺区域包括第五掺杂区域、第四掺杂区域、第三掺杂区域、第二掺杂区域和第一掺杂区域。本发明的MOS型器件，可以使得器件研发人员在阻断电压和导通损耗之间达到很好的平衡，可以在保证一定阻断能力的前提下，适当增加JFET区域的宽度或提高JFET区域的掺杂浓度，降低JFET区域的电阻，进而降低器件的导通损耗。

技术领域

本发明属于功率半导体领域，尤其涉及一种阱局部高掺的MOS型器件及制备方法。

背景技术

碳化硅材料有着相比于硅等其他半导体材料得天独厚的优势，如较大的禁带宽度、较高的临界击穿电场强度和较高的热导率，这使得碳化硅器件更加适合应用于高压高温甚至是超高压应用环境中。基于碳化硅材料的MOS型器件，由于其栅极控制电路简单、利于功率电路集成等优点，已经成为高压开关器件研究的热点。

对于碳化硅MOS型器件的设计，一个很关键的问题就是在阻断能力和导通损耗的权衡中存在着不可避免的矛盾。MOS型器件的电阻包括沟道电阻、JFET电阻、漂移区电阻以及衬底电阻等。对于高压MOS型器件，沟道电阻和衬底电阻通常较小，对总电阻影响不是很大。而决定漂移区电阻的漂移层厚度和掺杂浓度通常变化不大，因此对 JFET区域进行优化是一个可行的方向。

对JFET区域的优化同样存在着一个矛盾，为了降低JFET区域的电阻，希望增加JFET区域的宽度和提高JFET区域的掺杂浓度。但是JFET区域宽度的增加和JFET区域浓度的提高会使得器件工作在阻断状态时，阱的耗尽区不能很好的相连，会导致表面电场强度不能得到抑制，使得器件过早的击穿。

发明内容

发明目的：针对以上问题，本发明提出一种阱局部高掺的MOS型器件及制备方法。

技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种阱局部高掺的MOS型器件，包括衬底，衬底上方为阻挡层，阻挡层上方沟道两侧依次离子注入形成多层阱局部高掺区域、阱区域和源极高掺区域；多层阱局部高掺区域上方依次生长栅氧化层和栅极；源极高掺区域上方设置源极，衬底下方设置漏极；器件上表面还包括钝化介质；

所述多层阱局部高掺区域包括第五掺杂区域、第四掺杂区域、第三掺杂区域、第二掺杂区域和第一掺杂区域；第四掺杂区域和第五掺杂区域为第一导电类型；阱区域、第一掺杂区域、第二掺杂区域和第三掺杂区域为第二导电类型；第二掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第三掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度，第四掺杂区域和第五掺杂区域的宽度之和等于第一掺杂区域的宽度；

第一掺杂区域的宽度等于器件沟道的宽度；第三掺杂区域、第二掺杂区域和第一掺杂区域的厚度之和小于阱区域的厚度；第二掺杂区域的掺杂浓度大于第一掺杂区域的掺杂浓度，第三掺杂区域的掺杂浓度大于第二掺杂区域的掺杂浓度；第三掺杂区域、第二掺杂区域和第一掺杂区域由下至上依次接触层叠，第五掺杂区域置于第四掺杂区域、第三掺杂区域、第二掺杂区域的右侧且与第四掺杂区域、第三掺杂区域、第二掺杂区域接触，第一掺杂区域置于第二掺杂区域和第五掺杂区域的正上方且与第二掺杂区域和第五掺杂区域接触。

一种阱局部高掺的MOS型器件的制备方法，包括步骤：

(1)衬底上生长阻挡层；

(2)阻挡层上方形成注入掩膜介质，在沟道两侧进行多次离子注入，形成多层阱局部高掺区域；