[发明专利]气隙栅极侧壁间隔件及方法

说明书

本发明涉及气隙栅极侧壁间隔件及方法，所揭示为集成电路(IC)结构和其形成方法。在该方法中，在沟道区域上形成具有牺牲性栅极盖和牺牲性栅极侧壁间隔件的栅极。该盖和侧壁间隔件被移除，形成空穴，其具有位于该栅极的侧壁和相邻金属栓塞之间的下部部分以及具有在该下部部分和该栅极上方的上部部分。沉积第一介电质层，在该下部部分中形成气隙并对齐该上部部分。沉积第二介电质层，填补该上部部分。在形成栅极接点开口(视需要在主动区上)期间，该第二介电质层被移除而该第一介电质层被非等向性蚀刻，从而曝露该栅极并产生具有下气隙段和上实心段的介电质间隔件。沉积进入开口内的金属形成该栅极接点。

技术领域

本发明有关于集成电路(IC)结构，更具体而言，关于一种形成IC结构的方法，该方法使用一个或多个具有气隙栅极侧壁的晶体管且视需要地，具有在主动区(CBoA)上方或其附近的栅极接点(CB)。

背景技术

近来，形成集成电路(IC)结构的方法已经被发展到能够形成具有气隙栅极侧壁间隔件的场效应晶体管(FET)了。以这种气隙栅极侧壁间隔件，与具有传统栅极侧壁间隔件的FET相比，寄生电容(例如，在FET源极/漏极区域上的FET栅极与金属栓塞之间的电容)被减少了。此外，形成集成电路(IC)结构的方法已经发展到能够形成在主动区(CBoA)上具有栅极接点的FET以允许区域进行缩放。更具体而言，中段工艺(MOL)接点为将场效应晶体管(FET)连接至后段工艺(BEOL)金属层的接点。这些MOL接点包括至少一个栅极接点(CB)和源极/漏极接点(CAs)。栅极接点通过层间介电质(ILD)材料从第一BEOL金属层(本文称为M₀层)中的金属线或通孔垂直延伸到FET的栅极。每个源极/漏极接点通过ILD材料从该第一BEOL金属层中的金属线或通孔垂直延伸到位于FET的源极/漏极区域之上且与其紧紧相邻的金属栓塞(TS)。用于形成这些MOL接点的传统技术固有地包括以下风险：(a)在该栅极接点与金属栓塞之间发生短路，特别是如果该栅极接点位于主动区域上方或其附近；以及(b)在源极/漏极接点与该栅极之间发生短路。然而，在不会引起上述短路风险之下，新技术已经被开发以提供这些MOL接点的形成。不幸的是，目前用于形成具有气隙栅极侧壁间隔件的FET的技术与用于形成在主动区(CBoA)上具有栅极接点的FET的技术不相容。

发明内容

鉴于上述内容，本文所揭示为用于形成具有一个或多个晶体管的集成电路(IC)结构的方法，每个晶体管都具有气隙栅极侧壁间隔件，以及视需要地，在主动区上或其附近的栅极接点(例如，CBoA)。

一般而言，每个方法可以包括形成至少一个晶体管。在形成该晶体管期间，栅极能形成在沟道区域上与半导体本体相邻，其中该沟道区域横向定位在源极/漏极区域之间，而该栅极具有牺牲性栅极盖和牺牲性栅极侧壁间隔件。具有塞盖的金属栓塞能被形成于源极/漏极区域上，以便被横向定位且紧紧相邻于牺牲性栅极侧壁间隔件。随后，牺牲性栅极盖和牺牲性栅极侧壁间隔件能被选择性地从栅极被蚀刻掉，以在该栅极周围形成空穴。这空穴能具有下部部分和上部部分，其中下部部分曝露栅极的侧壁和在该栅极相对侧的金属栓塞，以及其中上部部分位于该下部部分和栅极上方。

在该栅极周围形成空穴之后，第一介电质层能以这样的方式沉积到空穴中，以在空穴的下部部分内形成气隙以及对空穴上部部分进行排列。第二介电质层可能被沉积于第一介电质层上，填补空穴的上部部分。在后续用于栅极接点的栅极接点开口的形成期间，第二介电质层能被移除以及第一介电质层能被非等向性蚀刻，从而产生具有下气隙段和上实心段的介电质间隔件。由于用于金属栓塞上塞盖、第一介电质层及第二介电质层为不同介电质材料，栅极接点开口将会被自动对准到栅极。因此，栅极接点能形成于主动区之上(或靠近其上)，而不具导致相邻金属栓塞短路的风险。

本文揭示的一个特定方法实施例形成具有多个FET的集成电路(IC)结构，每个FET具有气隙栅极侧壁间隔件和视需要地，在主动区上或与其附近的栅极接点(例如，CBoA)。