[发明专利]一种减小WPE效应的标准单元库版图设计方法

说明书

本发明提供了一种减小WPE效应的标准单元库版图设计方案，应用于半导体制造领域，包括以下步骤，确定标准单元版图的基本设计参数；根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；根据所述标准单元的基本版图，计算出单个所述标准单元的PMOS AA有源区至N阱的最大距离(SC_sum)；根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱的最佳距离值；根据所述最佳距离值，对所述基本版图进行调整。有益效果：本发明在实现了单个标准单元版图和面积固定的同时，减小了标准单元所受WPE效应的影响，增高阈值电压，电路速度提升5％以上。

技术领域

本发明涉及半导体制造领域，尤其涉及一种减小WPE效应的标准单元库版图设计方法。

背景技术

如图1所示，阱邻近效应(WPE:Well Proximity Effect)指在离子注入制造工艺时，原子从掩模板的边沿开始扩散，在阱边附近的地方硅片表面变得密集，浓度会随着距离掩模板的边沿的远近而有所不同，导致整个阱的掺杂浓度不均匀，MOS管的阈值电压也不尽相同，对电路性能产生影响。

图2为一个典型的标准单元，缓冲器(Buffer)的版图，由PMOS和NMOS构成。其缺点在于，在面积固定的情况下，PMOS晶体管的源端和漏端区域均离N阱距离较近，NMOS晶体管的源端和漏端区域均离P sub距离较近，因此PMOS及NMOS受WPE效应影响明显，阈值电压升高，导致电路开启速度降低，从而引起电路的工作频率降低。

标准单元库，作为数字集成电路设计的基础，WPE效应对于标准单元库的影响也不容忽视。

发明内容

针对上述问题，本发明提供了一种减小WPE效应的标准单元库版图设计方法，应用于半导体制造领域，其中，于标准单元库的标准单元原理图设计完成后，执行以下步骤：

步骤S1、确定标准单元版图的基本设计参数；

步骤S2、根据所述标准单元原理图和所述基本设计参数，形成标准单元的基本版图；

步骤S3、根据所述标准单元的基本版图，计算出单个所述标准单元的PMOS AA有源区至N阱的最大距离(SC_sum)；

步骤S4、根据所述最大距离(SC_sum)，计算出PMOS的源/漏端至N阱的最佳距离值；

步骤S5、根据所述最佳距离值，对所述基本版图进行调整。

其中，所述步骤S1中所述基本设计参数包括布线走向、垂直布线通道、水平布线通道、单元高度、版图偏移间距、版图使用金属层数、PMOS AA有源区至N阱的最小距离(SC1)、单元版图边界(CELLBOUNDRY)至N阱的最小距离(S1)。

其中，所述步骤S1还包括以下分步骤：

步骤S11、确定布局布线阶段高层金属的所述布线走向；

步骤S12、根据工艺设计包提供的逻辑设计规则和所述布线走向，确定所述垂直布线通道和所述水平布线通道的值；

步骤S13、确定所述单元高度的值；

步骤S14、确定所述标准单元版图是否需要偏移，及所述版图偏移间距的值；

步骤S15、确定所述版图使用金属层数；

步骤S16、确定所述PMOS AA有源区至N阱的最小距离(SC1)。

步骤S17、确定所述单元版图边界至N阱的最小距离(S1)。

其中，所述布线走向为偶数层金属垂直方向布线或奇数层金属水平方向布线或偶数层金属水平方向布线或奇数层金属垂直方向布线。

其中，所述单元高度的值为所述水平布线通道间距的整数倍。