[发明专利]具有LDPC解码器的存储器系统及其操作方法

说明书

本发明公开一种半导体存储器系统的设备及其操作方法，该半导体存储器系统的设备包括：多个存储器装置；以及控制器，其与存储器装置联接，包括训练数据存储器、分类器训练器和解码器，控制器被配置成执行解码迭代，其中训练数据存储器被配置成收集和存储至少训练数据，分类器训练器被配置成至少利用训练数据来训练分类器，并且解码器被配置成根据分类器的规则来解码代码位。

相关申请的交叉引用

本申请要求于2016年10月24日提交的标题为“改进LDPC位翻转解码器的方法”、申请号为62/412,056的美国临时专利申请的优先权，其通过引用并入本文以用于所有目的。

技术领域

本公开的示例性实施例涉及一种半导体存储器存储系统的设备，并且更特别地涉及LDPC解码器及其操作方法。

背景技术

计算机环境范例已经转变至可随时随地使用的普适计算系统。由于该事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置，即数据存储装置的存储器系统。数据存储装置被用作便携式电子装置的主存储器装置或辅助存储器装置。

因为使用存储器装置的数据存储装置不具有移动部件，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。

SSD可以包括闪速存储器部件和SSD控制器。SSD控制器也可以被称作处理器，其包括将闪速存储器部件桥接到SSD输入/输出(I/O)接口的电子器件。SSD控制器可以包括可执行诸如固件的功能部件的嵌入式处理器。SSD功能部件是装置特定的，并且在大多数情况下可以被更新。

两种主要类型的闪速存储器部件以NAND和NOR逻辑门命名。单独的闪速存储器单元呈现与相应门的闪速存储器类似的内部特性。NAND型闪速存储器可以在通常比整个装置小得多的块(或页面)中写入和读取。NOR型闪存允许单个机器字(字节)被写入擦除位置或被独立地读取。NAND型主要在存储卡、USB闪存驱动器、固态驱动器和类似的产品中操作，用于数据的一般存储和传输。

因为基于NAND闪存的存储装置的较快的读取/写入性能、较低的功耗和防震特征，所以它们已经被广泛采用。与硬盘驱动器(HDD)相比，一个缺点是其价格相对较高。为了降低成本，NAND闪存制造商一直将其制造工艺的极限推向20nm或更低，这通常导致可用寿命较短且数据可靠性降低。因此，需要比传统的BCH代码更强大的错误校正码(ECC)来克服相关的噪声和干扰，从而提高数据完整性。一个这样的ECC是低密度奇偶校验(LDPC)码。可以使用各种算法来更准确和更快地解码LDPC码。

因此，仍然需要用于LDPC解码器的半导体存储器系统及其操作方法。鉴于对提高性能和安全性的需求不断增加，找到这些问题的答案越来越关键。虽然一直在寻求这些问题的解决方案，但是先前的研究尚未教导或提出任何解决方案，因此这些问题的解决方案长期以来困扰着本领域的技术人员。

发明内容

本公开的实施例涉及一种能够提高存储器系统的性能和可靠性的半导体存储器系统及其操作方法。

根据本公开的实施例，提供一种半导体存储器系统的设备，其包括：多个存储器装置；以及控制器，其与存储器装置联接，包括训练(training)数据存储器、分类器训练器和解码器，控制器被配置成执行解码迭代，其中训练数据存储器被配置成收集和存储至少训练数据，分类器训练器被配置成至少利用训练数据来训练分类器，并且解码器被配置成根据分类器的规则来解码代码位(code-bits)。

根据本公开的实施例，提供一种半导体存储器系统的操作方法，其包括：执行解码迭代，其中解码迭代包括收集并存储至少训练数据，至少利用训练数据来训练分类器，以及根据分类器的规则来解码代码位。