[发明专利]一种PCB设计中用于检查插件电容连接层面数的方法及系统

说明书

本发明提供了一种PCB设计中用于检查插件电容连接层面数的方法及系统，二者均通过对应获取各插件电容对象各自对应的pin脚的pin脚信息，对应获取上述各pin脚上所连接的对象，从而对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息，进而对应统计上述各pin脚上所连接的PCB层面数；之后分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表。本发明用于快速检查PCB设计中连接层面数不符合要求的插件电容，进而提高PCB设计的效率和准确度。

技术领域

本发明涉及PCB设计领域，具体是一种PCB设计中用于检查插件电容连接层面数的方法及系统，专用于检查基于Cadence的PCB设计中插件电容所连接PCB层面数。

背景技术

目前，市场上存在多款PCB设计软件。Cadence是业界应用最广泛的PCB设计软件，拥有强大的功能和多款相关软件做支撑，还为PCB设计提供了开放式的二次开发接口和较为完善的开发语言库（skill语言库），方便用户依据实际需要进行PCB设计。

但在PCB设计的后期，尤其是在基于Cadence 的PCB设计中，工程师需要对PCB板进行全面细致的检查，其中包括对插件电容连接PCB层面数的检查。插件电容一般体积大、重量重，连接PCB层面过多会造成上锡不良，发生掉件，影响PCB板的质量。

而在现有技术中，PCB设计中的每个插件电容都需要质量工程师手动逐个PCB层面查看连接情况，操作复杂、耗时长且容易发生遗漏现象。

发明内容

本发明所要解决的技术问题是，针对现有技术中存在的问题，提供一种新的PCB设计中用于检查插件电容连接层面数的方法及系统，用于在基于Cadence的PCB设计中，实现对各插件电容所连接PCB层面数的检查。

为解决上述技术问题，本发明提供了一种PCB设计中用于检查插件电容连接层面数的方法，包括步骤：

分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

遍历上述形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；

基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；

基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；

分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表；所述的错误插件电容列表包含各相应插件电容对象；其中上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

其中，所述的基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：

采用去重函数，分别去除上述获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；

基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

其中，该PCB设计中用于检查插件电容连接层面数的方法还包括步骤：

分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；

建立上述获取到的各位置坐标的超链接；