[发明专利]时脉倍频、乘频及数字脉冲产生电路、时间数字转换器

说明书

本发明提供一种时脉倍频、乘频及数字脉冲产生电路、时间数字转换器。在时脉倍频电路中，输入时脉信号馈送至可编程延迟区块，反输入时脉信号馈送至另一个可编程延迟区块。这些可编程延迟区块的输出与输入时脉信号和反时脉信号通过与门组合，以便在时脉信号的上升沿和下降沿产生时脉脉冲。这些信号使用或门组合，以提供具有输入时脉信号频率的两倍频率的输出时脉信号。用于可编程延迟区块的控制位的值在包含逐次逼近式暂存器(SAR)的时间数字转换(TDC)电路中决定。对于每个时脉周期，连续设置可编程延迟控制位于SAR电路，并将延迟电路的输出与输入时脉信号进行比较，以确定控制位的值。本发明可用于提供具有不同需求的工作周期的时脉倍频器。

技术领域

本发明涉及半导体电路技术领域。特别是，本发明的实施例涉及时脉倍频、乘频及数字脉冲产生电路、时间数字转换器。

背景技术

印刷电路板(PCB)上的电子系统由于电磁干扰和信号耦合以及PCB连接的走线长度，而会对最大可允许的时脉频率具有限制。然而，在电子系统中使用的集成电路需要越来越快的时脉以用于信号处理和计算。为了从系统时脉创建更快的时脉，经常使用时脉倍频器(clock doubler)。在其中一些系统中，例如使用SoundWire接口的系统，其时脉频率可能与数据速率相同。在这种情况下，数据恢复时需要使用时脉倍频器。

传统的时脉倍频电路通常使用锁相回路(phase locked loop，PLL)或锁频回路(frequency locked loop，FLL)电路。在输入具有双倍频率时脉的替代常规设计是在输入时脉的正向和负向边缘上产生脉冲。然而，这些常规技术具有使它们不适合于某些应用的限制，如下面将进一步描述的。

因此，目前亟需要的是一种能够解决常规电路的一些限制的改进的时脉乘频器。

发明内容

本发明涉及半导体电路技术领域。特别是，本发明的实施例涉及时脉乘频电路。传统的时脉倍频电路通常使用锁相回路(PLL)或锁频回路(FLL)电路。然而，这些电路往往需要大的芯片面积并具有高功耗。在输入具有双倍频率的时脉的替代常规设计是在输入时脉的正向和负向边缘上产生脉冲。然而，当输入频率未知时，这些脉冲的宽度无法确定，因此难以控制产生的时脉脉冲信号的工作周期(duty cycle)。

本发明的实施例提供了时脉倍频、乘频及数字脉冲产生电路、时间数字转换器，其可以在没有锁相回路(PLL)或锁频回路(FLL)电路的大芯片面积和高功耗等缺点的情况下实现。为了满足一些数字集成电路中的接近时序要求(close timing requirement)，使用具有接近50％工作周期的时脉是重要的。对于音频系统，时脉的工作周期可能是重要的，并且具有不正确工作周期的时脉可能导致音频失真。在一些实施例中，针对输入频率有较宽范围时，使用时脉乘频器或倍频器以提供具有50％的工作周期的时脉。