[发明专利]在垂直晶体管替代栅极流程中控制自对准栅极长度

说明书

本发明涉及在垂直晶体管替代栅极流程中控制自对准栅极长度，其中，一种半导体结构包括半导体衬底，位于半导体衬底上方的第一垂直晶体管的底部源/漏层，位于该源/漏层上方的垂直沟道，以及包覆该垂直沟道的金属栅极，该垂直沟道在与该金属栅极之间的接口处相对金属栅极具有固定高度。半导体结构还包括位于该垂直沟道上方的顶部源/漏层，以及至各顶部及底部源/漏层及该栅极的自对准接触。半导体结构可通过以下步骤实现：提供上方具有底部源/漏层的半导体衬底，在底部源/漏层上方形成垂直沟道，形成包覆垂直沟道的伪栅极，以及分别围绕垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，垂直沟道的剩余中心部分定义固定垂直沟道高度。

技术领域

本发明通常涉及垂直晶体管的制造。尤其，本发明涉及通过替代栅极制程控制垂直晶体管中的自对准栅极长度。

背景技术

当前，垂直FET(vertical FET；VFET)的制造在控制自对准栅极宽度并将该VFET集成入替代金属栅极(replacement metal gate；RMG)流程方面具有挑战性。

发明内容

因此，需要克服上述挑战。

为克服现有技术的缺点并提供额外的优点，在一个态样中提供一种在垂直晶体管替代栅极制程中控制自对准栅极长度的方法。该方法包括：提供初始半导体结构，该初始半导体结构包括上方具有底部源/漏层的衬底及在该底部源/漏层上方的垂直沟道，该垂直沟道是在该底部源/漏层上方的鳍片的部分，该鳍片包括半导体沟道材料的底部以及牺牲外延半导体材料的顶部。该方法进一步包括：形成包覆该垂直沟道的伪栅极，以及分别围绕该垂直沟道的顶部及底部形成底部间隙壁层及顶部间隙壁层，该垂直沟道的剩余中心部分定义固定垂直沟道高度。该方法还包括在该垂直沟道上方形成顶部源/漏层，用金属栅极替代该伪栅极，以及形成自对准源、漏及栅极接触。

依据另一个态样，提供一种半导体结构。该半导体结构包括：半导体衬底，位于该半导体衬底上方的第一垂直晶体管的底部源/漏层，耦合到该底部源/漏层的鳍片，该鳍片包括位于该底部源/漏层上方的垂直沟道，以及包覆该垂直沟道的金属栅极，该垂直沟道在与该金属栅极之间的接口(interface)处相对该金属栅极具有固定高度。该半导体结构还包括位于该垂直沟道上方的顶部源/漏层，以及至各该顶部及底部源/漏层及该金属栅极的自对准接触。

从下面结合附图所作的本发明的各种态样的详细说明将很容易了解本发明的这些及其它目的、特征及优点。

附图说明

图1显示依据本发明的一个或多个态样的初始半导体结构的一个例子的剖视图，该初始半导体结构包括半导体衬底，位于该半导体衬底上方的掺杂源/漏半导体材料层，位于该掺杂源/漏半导体材料层的任意一侧上并部分延伸进入该半导体衬底中的隔离材料层，以及位于该掺杂源/漏半导体材料上方的至少一个鳍片，该鳍片包括由半导体沟道材料构成的底部以及由牺牲外延材料构成的顶部。

图2显示依据本发明的一个或多个态样，(例如，利用气体团簇离子束制程)在该初始半导体结构的水平表面上形成垂直晶体管的底部间隙壁层及顶部间隙壁层以后，图1的结构的一个例子。

图3显示依据本发明的一个或多个态样，在该第一硬掩膜层及该至少一个鳍片的侧面上方形成共形介电层并邻近该共形介电层的垂直部分形成伪栅极，接着平坦化(例如CMP)以向下抛光该伪栅极材料至该共形介电层以后，图2的结构的一个例子。

图4显示依据本发明的一个或多个态样，在移除该伪栅极的顶部以后，图3的结构的一个例子。

图5显示依据本发明的一个或多个态样，在该伪栅极上方形成硬掩膜层并平坦化以后，图4的结构的一个例子。

图6显示依据本发明的一个或多个态样，在光刻图案化以移除该伪栅极的不想要的部分及该硬掩膜层的相应部分以后，产生该伪栅极的剩余部分，图5的结构的一个例子。