[发明专利]一种门延时差异的FPGA加密方法

说明书

本发明涉及一种门延时差异的FPGA加密方法，涉及时频测量技术领域。本发明提出了一种FPGA加密方法，该方法以FPGA自身门延时差异为理论基础、实现对FPGA程序加密，不但能节省开发成本，同时提高了电路集成化程度、降低了电路功耗。

技术领域

本发明涉及时频测量技术领域，具体涉及一种门延时差异的 FPGA加密方法。

背景技术

半导体工艺的不断进步，带动了芯片技术的迅猛发展，现场可编 程门阵列(FieldProgrammable Gate Array,FPGA)成为这一领域的佼 佼者，FPGA作为一种可编程逻辑器件，是在PAL、GAL、CPLD等 可编程器的基础上进一步发展起来的产物，作为专用集成电路领域中 的一种半定制电路而出现。FPGA的诞生，既解决了定制电路的不足， 又克服了原有可编程器件门电路数量有限的缺点，在计算机硬件、通 信、航空航天和汽车电子等领域有着广泛的应用。

当前，行业内出现了许多针对FPGA的加密方法，如基于SRAM 的加密、基于CPLD的加密[申请号：201410603250.4][申请号： 201420643533.7]等，这些加密方法都是通过借助第三方加密工具来达 到加密的目的。第三方加密工具的引入，不但增加了开发成本，而且 增大了电路体积和功耗，在电子线路集成化越来越高的今天，缩小电 路体积、降低功耗已是大势所趋。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何实现对FPGA程序的加密。

(二)技术方案

为了解决上述技术问题，本发明提供了一种门延时差异的FPGA 加密方法，包括以下步骤：

步骤1、产生单脉冲信号：系统上电后，FPGA产生一个单脉冲 信号；

步骤2、脉冲检测：所述单脉冲信号分成PULSE1和PULSE2两 路，PULSE2直接输入脉冲检测模块对脉冲进行检测并记录下被检测 到的时刻，PULSE1经延时模块后再输入另一个脉冲检测模块进行检 测，并记录下被检测到的时刻；

步骤3、计算脉冲延时差：计数器对两次检测到的脉冲信号时间 差进行计算并作相应处理后得到延时输入比较模块，比较模块对该延 时与测量仪测得的延时进行比对，根据比较结果产生相应的标识信 号；

步骤4、加密目标程序：标识信号输入被加密的目标程序，根据 标识信号是否有效决定程序是否运行，达到加密的目的。

优选地，步骤1中，系统上电后，还通过外部晶振产生时钟信号 CLK0，CLK0经FPGA内部的PLL倍频后产生采样时钟CLK，设其 周期为T_CLK；与此同时FPGA产生一个脉宽为100ns的所述单脉冲信 号。

优选地，步骤2中，延时模块由若干级联非门组成，对PULSE1 进行延时；检测PULSE2的脉冲检测模块利用采样时钟CLK不断检 测PULSE2的上升沿，上升沿一旦到来，立即启动计数器开始计数； 而检测PULSE1的脉冲检测模块利用采样时钟CLK不断检测PULSE1的上升沿，上升沿一旦到来，立即停止计数器，假设计数器 的计数值为N，则延时模块对脉冲信号的延时T_D表示为：

T_D＝N×T_CLK (1)。

优选地，步骤3中，计数器得到的延时值T_D输入到比较模块中 与测量仪测得的，做修正处理后的值T_D’进行比较，判断两值是否相 等，若T_D＝T_D’，则标识信号Flag有效，反之则无效。

优选地，步骤4中，标志信号Flag作为被加密的目标程序的控 制变量，当它有效时，被加密的目标程序运行，否则不运行，实现对 程序的加密。