[发明专利]一种基于等效时间序列采样的步长时间校正方法及装置

说明书

本发明的实施例公开一种基于等效时间序列采样的步长时间校正方法及装置，所述基于等效时间序列采样的步长时间校正方法包括：接收当前采样周期的驱动脉冲信号，获取用于对等效时间序列采样进行控制的数字时延芯片的总延迟时间；统计所述数字时延芯片的总延迟时间步长数，计算所述总延迟时间与所述总延迟时间步长数的商，得到校正步进延迟时间；按照所述校正步进延迟时间校正当前采样周期采样的各采样信号的延迟时间步长，并依据校正延迟时间步长的各采样信号进行信号重构。应用本发明，可以提升等效时间序列采样精度、提高信号重构质量。

技术领域

本发明涉及时间步长校正技术，尤其涉及一种基于等效时间序列采样的步长时间校正方法及装置。

背景技术

等效时间序列采样，是指对于周期性信号或可重现信号，在信号的每一个周期上或者每隔整数周期上取出一个采样点，由取出的采样点按照一定的规律重构组成一个复现信号，新组成的复现信号的形状与原来信号的形状相似，并在时间刻度上比原信号增长了若干倍，从而实现利用较低的实时采样速率获取较高等效采样速率，将高频、快速的重复信号转换为低频、慢速的信号。

等效时间序列采样也称为变换采样，包括序列变换采样和随机变换采样，在采样中，通常采用步进采样的方法，即在时间序列采样中，相邻两个采样点沿着时间轴的正方向移动，当前采样触发点的时间距离上一次采样触发点的时间有一个步进延迟时间，每次采样延续的时间为延迟时间步长，即当前的延迟时间步长相对于上一次的延迟时间步长，长一步进延迟时间，其中，步进延迟时间一般由数字时延芯片来实现时间序列延迟控制。

目前的时间序列延迟控制技术主要包括：基于时钟的计数技术、直接频率合成(DDFS)技术、电路延时单元、延迟线技术以及斜波发生器技术等，并利用全数字延时锁相环PLL进行锁相环控制，从而实现时间序列延迟控制。但现有基于时间序列延迟控制的等效时间序列采样，由于不同的时间序列延迟控制元器件，其外接电阻、电容等组成的延迟电路在外部环境温度及器件参数变化时，其用于控制前后采集的步进延迟时间会产生一定的差异，从而导致等效时间序列采样得到的采样信号点之间的步进延迟时间发生变化，使得实际延迟时间步长对应的采样时间点与理论延迟时间步长对应的采样时间点不相一致(发生偏移)，最终导致重构的复现信号的形状与原来信号的形状不相似，实现的信号重构质量较低、等效时间序列采样精度不高，而目前还没有提出针对数字时延芯片参数变化导致延迟步长变化而影响信号重构精度的技术方案。

发明内容

有鉴于此，本发明实施例提供一种基于等效时间序列采样的步长时间校正方法及装置，能够提升等效时间序列采样精度、提高信号重构质量。

第一方面，本发明实施例提供一种基于等效时间序列采样的步长时间校正方法，包括：

接收当前采样周期的驱动脉冲信号，获取用于对等效时间序列采样进行控制的数字时延芯片的总延迟时间；

统计所述数字时延芯片的总延迟时间步长数，计算所述总延迟时间与所述总延迟时间步长数的商，得到校正步进延迟时间；

按照所述校正步进延迟时间校正当前采样周期采样的各采样信号的延迟时间步长，并依据校正延迟时间步长的各采样信号进行信号重构。

较佳地，所述方法还可以包括：

调整所述数字时延芯片的参数，使得所述数字时延芯片控制的下一采样周期的步进延迟时间为所述校正步进延迟时间。

较佳地，所述获取用于对等效时间序列采样进行控制的数字时延芯片的总延迟时间包括：

利用所述时间测量芯片，分别对数字时延芯片的起始延迟时间步长和终止延迟时间步长进行测量；

计算测量得到的终止延迟时间步长与起始延迟时间步长的差，得到总延迟时间。

较佳地，所述获取用于对等效时间序列采样进行控制的数字时延芯片的总延迟时间包括：