[发明专利]处理系统及其访存方法

说明书

一种处理系统及其访存方法，处理系统包括：高速缓存器、主机存储器、中央处理器以及硬件加速器。中央处理器访问高速缓存器以及主机存储器，且发出至少一指令。硬件加速器根据指令的访存行为，操作于非时间局部性访存模式以及时间局部性访存模式之一。当操作于非时间局部性访存模式时，硬件加速器通过加速器接口访问主机存储器。当操作于时间局部性访存模式时，硬件加速器通过加速器接口访问高速缓存器。本发明不仅可避免污染高速缓存器，还可增进访存效率。

技术领域

本发明有关于一种控制硬件加速器的访存方式及其方法。

背景技术

硬件加速器，如加速功能单元(accelerator function unit,AFU)，主要用于加速一些特定的计算任务，这些计算任务如果由中央处理器的软件进行运算，将使得效率低下。硬件加速器通过分析计算过程，设计专门的硬件逻辑处理计算的任务，以达到加速效果。在当前多用户多任务并行的操作系统平台下，存在着多个应用程序或执行流皆有硬件加速的需求。

此外，硬件加速器往往与中央处理器的多个核心共享高速缓存器，例如末级高速缓存器(last-level cache,LLC)以及主机存储器，由于硬件加速器大部分的访存请求为非时间局部性(non-temporal locality,后面均简称non-temporal)访存模式，即访存请求所访问的存储器地址在未来并不会被反复多次访问，例如对于压缩加速器而言，读取数据后压缩处理再一次性写回，并不需要反复地访问相同的存储器地址，若将数据放置于高速缓存器将造成高速缓冲污染(cache pollution)的后果。相反地，若是硬件加速器的访存请求为时间局部性(temporal locality,后面均简称temporal)访存模式，将数据放至于高速缓存器能够有效的提升读写速度。因此，我们有需要针对硬件加速器的访存方法进行优化。

发明内容

有鉴于此，本发明提出一种处理系统，包括：一高速缓存器、一主机存储器、一中央处理器以及一硬件加速器。上述中央处理器访问上述高速缓存器以及上述主机存储器，且发出至少一指令。上述硬件加速器根据上述指令的访存行为，操作于一非时间局部性访存模式以及一时间局部性访存模式之一，其中当操作于上述非时间局部性访存模式时，上述硬件加速器通过一加速器接口访问上述主机存储器，其中当操作于上述时间局部性访存模式时，上述硬件加速器通过上述加速器接口访问上述高速缓存器。

本发明还提出一种访存方法，适用于一硬件加速器，其中一中央处理器访问一高速缓存器以及一主机存储器且发出一指令，包括：接收上述指令；根据上述指令的访存行为，操作于一非时间局部性访存模式以及一时间局部性访存模式之一；当操作于上述非时间局部性访存模式时，通过一加速器接口访问上述主机存储器；以及当操作于上述时间局部性访存模式时，通过上述加速器接口访问上述高速缓存器。

本发明的前述处理系统和访存方法应用于硬件加速器与中央处理器共享高速缓存器和主机存储器的架构中，动态地根据指令的访存行为决定硬件加速器的访存行为模式，不仅可避免污染高速缓存器，还可增进访存效率。

附图说明

图1是显示根据本发明的一实施例所述的处理系统的方块图；

图2是显示根据本发明的另一实施例所述的处理系统的方块图；以及

图3是显示根据本发明的一实施例所述的访存方法的流程图。

其中，附图中符号的简单说明如下：

100、200：处理系统；110、210：高速缓存器；120、220：主机存储器；130、230：中央处理器；140、240：硬件加速器；150、250：加速器接口；241：控制单元；242：数据访问单元；243：执行单元；244：监控单元；SC1：第一控制信号；SC2：第二控制信号；SM：模式信号；INS：指令；S1～S4：步骤流程。

具体实施方式