[发明专利]利用开关电容减小失调电压的带隙基准电路

说明书

技术领域

本发明属于集成电路领域，特别涉及一种利用开关电容减小失调电压的带隙基准电路。

背景技术

带隙基准电路在集成电路里提供基准电压，此基准电压随电源电压和温度变化很小。这种基准电压是集成电路中极为重要的模块，广泛使用于模拟、数字和数模混合电路中，特别是在模数转换器和数模转换器等系统中。传统带隙基准电路结构通常有一个运算放大器，此运算放大器的输入失调电压会影响带隙基准的输出电压大小。由于失调电压随工艺和温度变化，导致带隙基准输出电压精度变差。为了减小失调电压的影响，有多种技术可以采用，有的技术增大运算放大器的面积来减小运算放大器的输入失调电压；有的采用斩波技术来减小失调电压的影响。前一种技术会显著增大带隙基准电路的面积，后一种技术通常需要一个较大的片外电容来滤波。

为了解决以上存在的问题，人们一直在寻求一种理想的技术解决方案。

发明内容

本发明的目的是针对现有技术的不足，提供一种利用开关电容减小失调电压的带隙基准电路。

为了实现上述目的，本发明所采用的技术方案是：一种利用开关电容减小失调电压的带隙基准电路，包括带隙基准电路，还包括开关电容消除失调电路，所述开关电容消除失调电路包括开关电容电路和差分放大器A1，所述开关电容电路包括开关SW1-SW6和差分电容C；所述差分放大器A1的正相输入端通过所述开关SW1连接至所述带隙基准电路的Vin节点，所述差分放大器A1的反相输入端通过所述开关SW2连接至所述带隙基准电路的Vbe2节点；所述差分放大器A1的电源负端依次通过所述差分电容C和一 开关SW7连接至所述带隙基准电路的放大器A2的正相输入端，所述差分放大器A1的电源正端依次通过所述差分电容C和一开关SW8连接至所述带隙基准电路的放大器A2的反相输入端；所述开关SW3的两端分别连接所述差分放大器A1的正相输入端和电源电压，所述开关SW4的两端分别连接所述差分放大器A1的反相输入端和电源电压，所述开关SW5的两端分别连接所述差分电容C和所述开关SW7的连接点以及电源电压，所述开关SW6的两端分别连接所述差分电容C和所述开关SW8的连接点以及电源电压，所述放大器A2的正相输入端和所述带隙基准电路的Vin节点之间连接一开关SW9，所述放大器A2的反相输入端和所述带隙基准电路的Vbe2节点之间连接一开关SW10。

本发明相对现有技术具有突出的实质性特点和显著的进步，具体的说，本发明通过在传统带隙基准电路的运算放大器前端加入一个消除失调电压的开关电容电路，大幅降低了输出基准电压的失调分量，提高了带隙基准输出电压的精度。本发明在工作周期可以提供一个高精度的基准电压，同时又无需过于增大芯片面积，也无需大的片外电容滤波。

附图说明

图1为传统带隙基准电路结构。

图2为本发明的电路结构示意图。

图3为本发明带隙基准电路在不同的相位输出的电压波形。

具体实施方式

下面通过具体实施方式，对本发明的技术方案做进一步的详细描述。

图1是传统的带隙基准电路结构图，由CMOS工艺中得到的横向PNP晶体管Q₁、Q₂，电阻R₁、R₂、R₃，运算放大器A₂组成。其中PNP晶体管Q₁的发射极面积是PNP晶体管Q₂的N倍，V_os为运算放大器等效输入失调电压。

在上述传统的带隙基准电路中，由运算放大器，电阻，晶体管构成了一个负反馈环路。假设V_os＝0，负反馈环路保持运算放大器的两个输入节点 电压相等，电阻R₁＝R₂，使得流过PNP晶体管Q₁和Q₂的电流相等，即I₁＝I₂。

对于晶体管Q₁，V_be1＝V_T*ln(I₁/I_s1)，其中V_T＝kT/q，其中k为玻尔兹曼常数，大小为1.38e-23J/K(焦耳/开尔文)；T为绝对温度，单位为K(开尔文)；q为电子电量，大小为1.6e-19C(库仑)。