[发明专利]芯片静电放电总线布线方法及根据该方法得到的芯片

说明书

技术领域

本发明涉及一种半导体芯片设计，更具体的涉及芯片静电放电总线布线方法及根据该方法得到的芯片。

背景技术

随着半导体工艺的持续发展，集成电路的尺寸已经越来越小，进入亚微米时代，随着尺寸越来越小，静电防护显得更为重要。

静电放电(Electrostatic Discharge，ESD)现象所带来的过量电荷会在极短的时间内经由具体电路的输入输出引脚(I/O Pin)传入具体电路中，进而破坏具体电路的内部电路。

如图1所示，是现有技术的芯片布局，为了增加半导体芯片的ESD保护强度，在芯片周围一般设置有密封环结构(sealring)10，该密封环结构10与芯片之间有一定的距离，以有效间隔该半导体芯片的边缘，该密封环结构的主要用途是在切割IC时，提供该IC避免遭受切割应力、水气及湿气入侵或静电电荷放电影响，除此之外在芯片中还设计有I/O引脚和/或电源/地(power/GND)20、21的静电放电总线30、31，静电放电总线30、31连接各I/O引脚和/或电源/地(power/GND)20、21，该静电放电总线30、31的作用在于防止各I/O引脚和/或电源/地(power/GND)20、21的静电积累造成对芯片内部电路的破坏，该静电放电总线30、31需要特别规划面积和布线资源，其大概占据芯片6％的面积，不利于压缩面积降低成本。

由此可见，现有技术中存在的主要问题是：(1)静电放电总线设计在芯片内部额外占用了芯片面积，导致芯片面积较大；(2)用全部的金属层设计静电放电总线，那么这部分面积是完全提供给静电放电总线用的，全部是静电放电总线占用；(3)用顶层或者部分金属层设计静电放电总线，虽然下面还可以做电路设计，但是由于上面有金属层被静电放电总线占用，从而影响了布线效率，也将导致面积较大。

发明内容

本发明的目的是减小芯片面积、降低成本，该目的是通过以下技术方案实现的。

一种芯片的静电放电总线的布线方法，所述芯片包括：密封环、多个I/O引脚、多个电源(power)、多个地(GND)引脚，其特征在于：所述密封环包括金属环，所述金属环由多个金属层组成，每相邻两金属层之间有导电导孔连接，由此形成静电释放通路。

优选地，通过将所述多个I/O引脚中的一个或多个连接至密封环的金属环，和/或通过将所述电源引脚的一个或多个连接至密封环的金属环，和/或通过将所述地引脚的一个或多个连接至密封环的金属环，达到通过密封环的金属环来释放所述I/O引脚和/或电源/地引脚的静电积累。

优选地，通过将所述多个I/O引脚中的一个或多个连接至所述芯片内部的静电放电总线，和/或所述电源引脚的一个或多个连接至所述芯片内部的静电放电总线，和/或所述地引脚的一个或多个连接至所述芯片内部的静电放电总线，由所述芯片内部的静电放电总线单独实现静电释放。

优选地，通过将所述多个I/O引脚中的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，和/或所述电源引脚的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，和/或所述地引脚的一个或多个连接至所述芯片内部的静电放电总线以及密封环的金属环，采用密封环的金属环与所述芯片内部的静电放电总线并联的方式来实现静电释放。

优选地，所述连接至密封环的金属环包括连接至密封环的金属环中的一层或多层金属层。

根据上述芯片静电放电总线的布线方法得到的芯片。

本发明的优点在于：一般情况静电放电总线占用2％-10％的芯片面积，本发明通过采用密封环中的金属环结构来实现芯片的I/O引脚和/或电源/地(power/GND)的静电释放，其减小了芯片面积的6％，降低了芯片成本。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了现有技术中芯片的静电放电总线的布局；

图2示出了本发明中芯片的静电放电总线的布局；

图3示出了密封环的金属环的侧视图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。